CN117766573A - 具有鳍式z型栅结构的soi-ldmos器件 - Google Patents
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Abstract
本发明涉及一种具有鳍式Z型栅结构的SOI‑LDMOS器件，属于半导体器件技术领域。该器件包括衬底、埋氧层、漂移区、P‑well、漏极N+区、源极P+区、源极N+区、沟槽栅极、表面栅氧化层、平面栅极以及在源极、栅极和漏极处形成的金属电极。本发明所述的沟槽栅极和平面栅极组成结构类似“Z”，使得器件在正向导通时，导电沟道反型层不仅在P阱区的顶部形成，而且也沿着Z型栅的侧壁形成，扩大了沟道的宽度，提升了电子注入的能力，降低了比导通电阻。此外，Z型栅还可形成漂移区到底部的均匀电流分布，有助于降低比导通电阻，提高跨导，增强电流控制能力。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种具有鳍式Z型栅的SOI-LDMOS器件。
背景技术
功率半导体器件作为消费电子、工业控制电路、驱动电路等芯片的核心元器件，是实现节能减排的基石与关键环节。SOI技术可通过在器件中引入介质层来实现功率集成电路的介质隔离。相比于体硅技术，SOI技术集成度更高、寄生电容极更小和隔离性能更好。SOI技术可以提高集成电路的可靠性，在未来制造高集成度、高可靠性、高速度和低功耗芯片的过程中将成为关键性技术，特别是对于功率集成电路而言。基于绝缘体上硅技术的LDMOS器件与其他的大多数新型有源器件如HEMT、HBT等相比，拥有更好的CMOS工艺兼容性以及方便集成的特点，且本身具有高功率、高增益、高线性度、高开关特性，以及有良好的隔离性能、优越的抗辐照能力和可靠性，故受到行业工作者的广泛关注，所以以SOI-LDMOS为对象的研究具有十分特殊的意义。SOI-LDMOS主要应用于智能功率集成电路(Smart PowerIntegrated Ciruit，SPIC)、射频集成电路(Radio Frequency Integrated Circuit，RFIC)、高压集成电路(High Voltage Integrated Circuit，HVIC)等电路模块中。
SOI横向功率器件的耐压能力由横向击穿电压与纵向击穿电压较小者决定。一般增大器件的横向长度和降低漂移区的掺杂浓度，可以提高器件的横向耐压能力，但同时会导致器件的导通电阻增大，从而使器件的正向导通损耗增大。然而，如果埋氧层与顶层硅的厚度太厚，会导致器件的制造工艺难度增大和器件自热现象加重，以及散热等问题，因此，SOI器件的埋氧层与顶层硅不能太厚。当SOI器件的埋氧层与顶层硅太薄时，会导致器件的纵向耐压能力降低，因为埋氧层会阻止器件的耗尽区扩展到衬底，从而使衬底不会进行耐压。SOI横向功率器件的矛盾是比导通电阻Ron,sp与击穿电压BV：Ron,sp∝BV2.5。降低比导通电阻，同时会导致器件的击穿电压减小；提高器件的击穿电压，同时会使增大器件的比导通电阻。为了更好衡量该器件的综合性能指标，使用Baliga优值评价器件的优值FOM(figure ofmerit)已经成为一种很重要的性能指标，即FOM＝BV2/Ron,sp。
因此，需要设计一种新的器件结构解决这一矛盾关系，并提升器件电子注入的能力，降低比导通电阻，提升跨导值，从而增强器件栅极对电流的控制能力。
发明内容
有鉴于此，本发明的目的在于提供一种具有鳍式Z型栅结构的SOI-LDMOS器件，增强电子的注入能力，降低器件的比导通电阻，使器件导电沟道面积与跨导增大，从而提高栅极电压对电流的控制能力。
为达到上述目的，本发明提供如下技术方案：
一种具有鳍式Z型栅结构的SOI-LDMOS器件，其包括：
衬底；
埋氧层，其形成于衬底的表面；
漂移区，其形成于埋氧层的表面；
P-well，其形成于埋氧层的表面，且与漂移区接触；
漏极N+区，其形成于漂移区中，且通过漂移区与P-well相隔；
源极P+区，其形成于P-well的表面；
源极N+区，其形成于P-well的表面，与源极P+区接触，且通过P-well与漂移区相隔；
沟槽栅极，其形成于P-well的凹槽处，且通过源栅隔离氧化层与源极N+区相隔，通过P阱-栅极隔离氧化层与P-well相隔，通过漂移区-栅极隔离氧化层与漂移区相隔；
表面栅氧化层，其形成于P-well的凸起表面；
平面栅极，其形成于表面栅氧化层表面；
以及金属电极，包括在源极P+区和源极N+区表面形成的源极金属电极，在沟槽栅极和平面栅极表面形成的栅极金属电极，以及在漏极N+区表面形成的漏极金属电极。
进一步的，P-well具有两个相隔一定距离的凸台，且两个凸台分别与P-well的边缘相隔一定距离。其中沟槽栅极即形成于P-well的两个凸台之间的凹槽以及两个凸台分别与P-well边缘之间的凹槽中，表面栅氧化层即形成于P-well的两个凸台的表面。
进一步的，沟槽栅极和平面栅极均为掺杂多晶硅材质，掺杂类型为P型杂质。
进一步的，沟槽栅极和平面栅极的掺杂浓度均为5×1018cm-3。
本发明的有益效果在于：本发明在传统的LDMOS器件的基础上，改变栅极结构，提出一种新式的鳍式Z型栅极结构，其栅极结构形状类似字母“Z”。本发明所提出的器件在正向导通时，导电沟道反型层不仅在P阱区的顶部形成，而且也沿着Z型栅的侧壁形成，使器件导电沟道的面积增大，电子注入N型漂移区的能力得到了提升，降低了比导通电阻，进一步提升器件的正向导通性能。其次，沟槽型源极和漏极扩展了有效的导电面积并缩短了电流路径长度，有助于形成从漂移区表面到底部的均匀的电流密度分布和较高的平均电流密度，也能够降低比导通电阻。最后，通过Z型栅能够提高跨导gm，从而使栅极电压对电流的控制能力增强。可见，本发明可提高器件的击穿电压和跨导最大值，降低器件的比导通电阻，最终提高器件的Baliga优值FOM，打破了硅极限。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明实施例提出的鳍式Z型栅LDMOS器件的整体结构示意图；
图2为图1各个切面的平面示意图，图2(a)为图1沿AA’方向截面示意图，图2(b)为图1沿BB’方向截面示意图，图2(c)为图1沿CC’方向截面示意图；
图3为栅极电压Vg＝15V、漏极电压Vd＝1V，在漂移区掺杂浓度为4.0×1015cm-3的传统LDMOS和漂移区掺杂浓度为3.9×1015cm-3的传统FINFET和鳍式Z型栅LDMOS情况下，三种器件的转移特性曲线和跨导比较图；
图4为栅极电压分别为5V和10V，在漂移区掺杂浓度为4.0×1015cm-3的传统LDMOS和漂移区掺杂浓度为3.9×1015cm-3的传统FINFET和鳍式Z型栅LDMOS情况下，三种器件正向导通时输出特性曲线比较图；
图5为鳍式Z型栅LDMOS器件和传统LDMOS、传统FINFET器件的漂移区掺杂浓度在2.0×1015cm-3到5.0×1015cm-3之间的击穿电压曲线对比图；
图6为鳍式Z型栅LDMOS器件和传统LDMOS、传统FINFET器件的漂移区掺杂浓度在2.0×1015cm-3到5.0×1015cm-3之间的比导通电阻曲线对比图；
图7为鳍式Z型栅LDMOS器件和传统LDMOS、传统FINFET器件的漂移区掺杂浓度在2.0×1015cm-3到5.0×1015cm-3之间的Baliga优值FOM曲线对比图；
图8为鳍式Z型栅LDMOS器件与传统LDMOS、传统FINFET器件在击穿状态下沿YZ方向的二维电场强度对比图；
图9为鳍式Z型栅LDMOS器件与传统LDMOS、传统FINFET器件在击穿状态下的等势线分布图；
图10为鳍式Z型栅LDMOS器件的硅极限对比图；
图11为鳍式Z型栅LDMOS器件的主要工艺流程示意。
附图标记：1-源极P+区；2-源极N+区；3-源栅隔离氧化层；4-表面栅氧化层；5-P-well；6-P阱-栅极隔离氧化层；7-漂移区-栅极隔离氧化层；8-沟槽栅极；9-平面栅极；10-漂移区；11-漏极N+区；12-埋氧层；13-衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
如图1～图2所示，为本发明一实施例提出的具有鳍式Z型栅结构的SOI-LDMOS器件，该器件包括源极P+区1、源极N+区2、源栅隔离氧化层3、表面栅氧化层4、P-well5、P阱-栅极隔离氧化层6、漂移区-栅极隔离氧化层7、沟槽栅极8、平面栅极9、漂移区10、漏极N+区11、埋氧层12、衬底13。
其中源极N+区2的左侧和源极P+区1右侧相邻，源极N+区2的右侧紧邻栅源隔离氧化层3的左侧；源极N+区2的下方与P-well5的左上方接壤。源极N+区2沿y轴方向的长度为0.5μm，沿x轴方向的长度为2.0μm，沿z轴方向的长度为1.0μm。源极N+区2掺入N型杂质的浓度为1.0×1019cm-3。
源极P+区1的右侧与源极N+区2的左侧相邻，其下边与P-well5的左上方相接触。源极P+区1沿y轴方向的长度为0.5μm，沿x轴方向的长度为2.0μm，沿z轴方向的长度为1.0μm，掺入P型杂质浓度为1.0×1019cm-3。
P-well5的左凹面与源极P+区1下方、源极N+区2下方相邻，其下侧与埋氧层12部分上方接触，其右侧与漂移区10左侧接壤，其右上方与P阱-栅极氧化物隔离层6和表面栅氧化层4的下方接触。P-well5沿y轴方向的整体长度为2.0μm，沿x方向的整体长度为2.0μm，沿z轴方向的整体长度为3.0μm，图1中，其左侧沿z轴方向的长度为1.0μm，右侧沿z轴方向的长度为1.2μm，其凸台沿z轴方向的长度为1.8μm，掺入P型杂质浓度为1.0×1017cm-3。
源栅隔离氧化层3位于源极N+区2和沟槽栅极8之间，将两者区域隔开，阻断电气连接，其左侧与源极N+区2右侧相邻，右侧与沟槽栅极8左侧相邻，下方、前方和后方分别与P-well5上方部分接触。源栅隔离氧化层3沿z轴方向的长度为2.0μm，如图2(b)所示，其沿x轴方向的长度有1.0μm和0.15μm，其厚度为0.05μm。
P阱-栅极隔离氧化层6位于P-well5和沟槽栅极8之间，将两者区域隔开，阻断电气连接，其上方与沟槽栅极8的下方相邻，下方与P-well5的上方部分接壤，前侧和后侧均与P-well5区域部分接触。P阱-栅极隔离氧化层6沿y轴方向的长度为2.0μm，其沿x轴方向的长度有1.0μm和0.15μm，其沿z轴方向的长度为1.8μm，其厚度为0.05μm。
漂移区-栅极隔离氧化层7位于漂移区10和沟槽栅极8之间，将两者区域隔开，阻断电气连接，其左侧与沟槽栅极8的右侧相邻，右侧与漂移区10的左侧接壤，下方与P-well5的上方接触。漂移区-栅极隔离氧化层7沿y轴方向的长度为0.05μm，沿x轴方向的长度有1.0μm和0.15μm，沿z轴方向的长度为2.0μm。
沟槽栅极8位于三个区域，第一处沟槽栅极8位于源极N+区2右方和漂移区10的左方前侧部位，其左侧与源栅隔离氧化层3的右侧相邻，右侧与漂移区-栅极隔离氧化层7的左侧接壤，后方和下方均与P阱-栅极隔离氧化层6的前方和上方接触；第二处的沟槽栅极8位于源极N+区2的右方和漂移区10的左方中部，与源栅隔离氧化层3的右侧相邻，其右侧与漂移区-栅极隔离氧化层7的左侧接触，其前方、后方和下方均与P阱-栅极隔离氧化层6的后方、前方和上方接壤；第三处的沟槽栅极8位于源极N+区2的右方和漂移区10的左方后侧部位，左侧与源栅隔离氧化层3的右侧接触，其右侧与漂移区-栅极隔离氧化层7的左侧相邻，前方和下方均与P阱-栅极隔离氧化层6的后方和上方接壤。沟槽栅极8材质为多晶硅，其沿z轴方向的长度均为1.8μm，沿y轴方向的长度均为0.9μm，其中第二处沟槽栅极8沿x轴方向的长度为0.9μm，第一处和第三处沟槽栅极8沿x轴方向的长度为0.1μm，掺入P型杂质浓度为5.0×1018cm-3。
平面栅极9位于两个区域，第一处的平面栅极9位于第一处沟槽栅极8和第二处沟槽栅极8之间，其下侧与表面栅氧化层4的上侧相邻；第二处的平面栅极9位于第二处沟槽栅极8和第三处沟槽栅极8之间，其下方与表面栅氧化层4的上侧相邻；平面栅极9的材质为多晶硅，沿x轴方向的长度均为0.5μm，沿y轴方向的长度均为1.1μm，厚度均为0.1μm，掺入P型杂质浓度为5.0×1018cm-3。
漂移区10下方与埋氧层12上方相邻，其左侧与P-well5和漂移区-栅极隔离氧化层7右侧接壤，其右侧与漏极N+区2左侧接触。漂移区10沿y轴方向的长度为10.0μm，沿x轴方向的长度为2.0μm，沿z轴方向的长度为3.0μm。
漏极N+区11的左侧和下方均与漂移区10的右凹表面接触，沿y轴方向的长度为1.0μm，沿x轴和z轴的长度均为2.0μm，掺入N型杂质浓度为1.0×1019cm-3。
埋氧层12的上方左侧与P-well5的下方接触，上方右侧与漂移区10的下方相邻，其下侧与衬底13的上侧接壤。埋氧层12沿y轴方向的长度为13μm，沿x轴和z轴方向的长度均为2.0μm。
衬底13上方与埋氧层12下方相邻，位于器件的底部，其沿y轴方向的长度为13μm，沿x轴方向的长度为2.0μm，沿z轴方向的长度为1.5μm，掺入P型杂质浓度为8.0×1014cm-3。
图3所示为在室温等于300K，栅极电压Vg＝15V、漏极电压Vd＝1V时，漂移区掺杂浓度为4.0×1015cm-3的传统LDMOS和漂移区掺杂浓度为3.9×1015cm-3的传统FINFET和鳍式Z型栅LDMOS器件在正向导通下时，三种器件的转移特性曲线和跨导曲线对比图。通过Sentaurus仿真软件分别对以上三种器件的电学特性进行仿真，再将所得到的仿真数据通过Origin工具绘制的对比图如图3所示，可以看出，新结构的鳍式Z型栅LDMOS器件的开启电压为2.0V，而传统LDMOS器件的开启电压为5.2V，传统FinFET器件的开启电压为2.4V。鳍式Z型栅LDMOS器件的开启电压比传统LDMOS器件的开启电压降低了61.5％，比传统FinFET器件的开启电压降低了16.7％，同时，鳍式Z型栅LDMOS器件的漏极电流Id大于传统LDMOS和传统FINFET的漏极电流。此外，从图3中还可以看出，新结构的鳍式Z型栅LDMOS器件的跨导最大值gm,max为35.9mS/mm，而传统LDMOS和传统FINFET器件的跨导最大值gm,max分别为15.2mS/mm和17.0mS/mm。可见，鳍式Z型栅LDMOS器件的跨导最大值gm,max比传统LDMOS器件的跨导最大值gm,max提高了136.1％，比传统FinFET器件的跨导最大值gm,max提高了111.2％，因为控制区使器件的栅极作用面积增大，从而增强了栅极电压对漏极电流的控制能力，最终提高了器件的跨导。
图4所示为在室温T＝300K下，栅极电压分别为5V和10V，栅氧化层为0.05μm，漂移区掺杂浓度为4.0×1015cm-3的传统LDMOS和漂移区掺杂浓度为3.9×1015cm-3的传统FINFET和鳍式Z型栅LDMOS三种器件的输出特性曲线比较图。从图4中可知，当器件开启后，三种器件的漏极电流Id随着栅极电压增大而增大，鳍式Z型栅LDMOS的漏极饱和电流均大于传统LDMOS和传统FINFET的漏极饱和电流，这是因为鳍式Z型栅LDMOS的鳍式Z型栅极结构使器件的导电沟道面积增大，比导通电阻更小，从而使器件的漏极饱和电流更大。因此，新结构鳍式Z型栅LDMOS的正向导通性比传统LDMOS和传统FINFET更好。
图5～图7所示分别为在室温T＝300K下，漂移区浓度从2.0×1015cm-3到5.0×1015cm-3时，传统LDMOS、传统FINFET和鳍式Z型栅LDMOS器件的击穿电压BV曲线对比图、比导通电阻Ron,sp对比图以及Baliga优值FOM对比图。其中部分变化值如下表1所示：
表1不同漂移区掺杂浓度下，三种器件的击穿电压、比导通电阻和FOM优值
从图5中可以看出，随着漂移区浓度的增加，传统LDMOS的击穿电压先增加后降低，在漂移区掺杂浓度为4.0×1015cm-3，击穿电压BV达到最大值186V；随着漂移区浓度的增加，传统FINFET和鳍式Z型栅LDMOS的击穿电压先增加后降低，在漂移区掺杂浓度为3.9×1015cm-3，击穿电压BV均达到最大值，其最大值分别为184V和188V。
由Sentaurus仿真得到的数据结果再通过Origin工具绘制得到比导通电阻的对比图，如图6所示，可以看出，三种器件的比导通电阻Ron,sp随着掺杂浓度的增大呈下降趋势，但鳍式Z型栅LDMOS的比导通电阻整体小于传统LDMOS和传统FINFET的比导通电阻。
从图7中可以看出，鳍式Z型栅LDMOS、传统LDMOS和传统FINFET器件的FOM均随着漂移区掺杂浓度增大逐渐减小，当漂移区浓度为3.9×1015cm-3时，鳍式Z型栅LDMOS获得最大FOM值为7.46MW/cm2；当漂移区浓度为4.0×1015cm-3时，传统LDMOS获得最大FOM值为4.98MW/cm2；当漂移区浓度为3.9×1015cm-3处，传统FINFET获得最大FOM值为6.4MW/cm2。可知鳍式Z型栅LDMOS的FOM高于传统LDMOS和传统FINFET，与传统LDMOS相比，鳍式Z型栅LDMOS的FOM值提高了49.7％；与传统FINFET相比，鳍式Z型栅LDMOS的FOM值提高了16.5％。因此，鳍式Z型栅LDMOS器件解决了传统MOSFET器件的比导通电阻和击穿电压之间存在的硅极限关系，并打破了硅极限，提高了器件的Baliga优值FOM。
图8所示为鳍式Z型栅LDMOS器件与传统LDMOS器件和传统FINFET器件在雪崩击穿状态下沿YZ方向的二维电场强度对比图。从图8中可以看出，鳍式Z型栅LDMOS器件器件的电场强度曲线与Y轴围成的面积均大于传统LDMOS器件和传统FINFET器件，击穿电压也比传统LDMOS器件和传统FINFET器件大。
图9所示为鳍式Z型栅LDMOS器件与传统LDMOS器件和传统FINFET器件在击穿状态下的等势线分布图。根据图9可以看出，鳍式Z型栅LDMOS器件的击穿电压与传统LDMOS器件和传统FINFET器件相比都有所增加，并且鳍式Z型栅LDMOS器件的等势线分布也都比传统LDMOS器件和传统FINFET器件的均匀一些。
图10所示为鳍式Z型栅LDMOS器件的硅极限对比图。从图10中可得到，新结构鳍式Z型栅LDMOS器件成功打破了RESURF硅极限，因为鳍式Z型栅LDMOS器件很好地解决了传统LDMOS器件存在的硅极限矛盾关系。在相同的耐压情况下，新结构鳍式Z型栅LDMOS器件具有更小的比导通电阻，表明鳍式Z型栅LDMOS器件具有更好的击穿电压与比导通之间的折中关系。
本发明另一实施例提出了鳍式Z型栅LDMOS器件的制作工艺，如图11所示，其制作工艺流程为：在SOI硅片上先采用离子注入、扩散、刻蚀、氧化、淀积等工艺完成新型鳍式Z型栅LDMOS的P-well、漂移区；通过刻蚀来确定沟槽，然后干热氧化法生长出50纳米的栅极氧化物，以确保栅极控制能力，最后用多晶硅沉积形成Z型栅极，后续制造工艺与传统LDMOS器件相兼容生长出源极和漏极。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (5)
1.一种具有鳍式Z型栅结构的SOI-LDMOS器件，其特征在于：该器件包括：
衬底(13)；
埋氧层(12)，形成于所述衬底(13)表面；
漂移区(10)，形成于所述埋氧层(12)表面；
P-well(5)，形成于所述埋氧层(12)表面，且与所述漂移区(10)接触；
漏极N+区(11)，形成于所述漂移区(10)中；
源极P+区(1)，形成于所述P-well(5)表面；
源极N+区(2)，形成于所述P-well(5)表面，与所述源极P+区(1)接触，且通过P-well(5)与所述漂移区(10)相隔；
沟槽栅极(8)，形成于所述P-well(5)的凹槽处，且通过源栅隔离氧化层(3)与所述源极N+区(2)相隔，通过P阱-栅极隔离氧化层(6)与所述P-well(5)相隔，通过漂移区-栅极隔离氧化层(7)与所述漂移区(10)相隔；
表面栅氧化层(4)，形成于所述P-well(5)的凸起表面；
平面栅极(9)，形成于所述表面栅氧化层(4)表面；以及
金属电极，包括在所述源极P+区(1)和源极N+区(2)表面形成的源极金属电极，在所述沟槽栅极(8)和平面栅极(9)表面形成的栅极金属电极，以及在所述漏极N+区(11)表面形成的漏极金属电极。
2.根据权利要求1所述的SOI-LDMOS器件，其特征在于：所述P-well(5)具有两个相隔一定距离的凸台，且两个凸台分别与P-well(5)的边缘相隔一定距离。
3.根据权利要求2所述的SOI-LDMOS器件，其特征在于：沟槽栅极(8)形成于所述P-well(5)的两个凸台之间的凹槽以及两个凸台分别与P-well(5)边缘之间的凹槽中。
4.根据权利要求2所述的SOI-LDMOS器件，其特征在于：表面栅氧化层(4)形成于所述P-well(5)的两个凸台的表面。
5.根据权利要求1所述的SOI-LDMOS器件，其特征在于：所述沟槽栅极(8)和平面栅极(9)均为掺杂多晶硅材质，掺杂类型为P型杂质。
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