CN116469937A - 一种具有l型漏极的鳍式ldmos器件 - Google Patents
一种具有l型漏极的鳍式ldmos器件 Download PDFInfo
- Publication number
- CN116469937A CN116469937A CN202310440550.4A CN202310440550A CN116469937A CN 116469937 A CN116469937 A CN 116469937A CN 202310440550 A CN202310440550 A CN 202310440550A CN 116469937 A CN116469937 A CN 116469937A
- Authority
- CN
- China
- Prior art keywords
- region
- ldmos
- drain
- trench gate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 241001354791 Baliga Species 0.000 abstract description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004134 energy conservation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种具有L型漏极的鳍式LDMOS器件，属于半导体技术领域。该器件结构特征在于其漏极采用重掺杂L型结构，延伸至二氧化硅埋层；其漂移区由中间的延伸超结槽栅区和LDMOS导电区组成，并利用二氧化硅隔离层将延伸超结槽栅区与LDMOS导电区分离。延伸超结槽栅区由槽栅P+区、槽栅P‑区、槽栅N+区、槽栅P区、槽栅P+区组成；LDMOS导电区由源极P+区、源极N+区、P‑well区、漂移区、漏极和延伸漏极ED组成。本发明在保证获得较高的击穿电压下，能够大幅降低器件的比导通电阻和增大器件的跨导，最终提高器件的Baliga优值FOM，并打破了硅极限。
Description
技术领域
本发明属于半导体技术领域，涉及一种具有L型漏极的鳍式LDMOS器件。
背景技术
功率半导体器件作为消费电子、工业控制电路、驱动电路等芯片的核心元器件，是实现节能减排的基石与关键环节。SOI技术可通过在功率半导体器件中引入介质层来实现功率集成电路的介质隔离。相比于体硅技术，SOI技术集成度更高、寄生电容极更小和隔离性能更好，SOI技术可以提高集成电路的可靠性，在未来制造高集成度、高可靠性、高速度和低功耗芯片的过程中将成为关键性技术，特别是对功率集成电路。基于绝缘体上硅技术的LDMOS器件与其他的大多数新型有源器件如HEMT、HBT等相比，拥有更好的CMOS工艺兼容性以及方便集成的特点，且本身具有高功率、高增益、高线性度、高开关特性，以及有良好的隔离性能、优越的抗辐照能力和可靠性，故受到行业工作者的广泛关注。SOI LDMOS主要应用于：智能功率集成电路(Smart Power Integrated Ciruit，SPIC)、射频集成电路(RadioFrequency Integrated Circuit，RFIC)、高压集成电路(High Voltage IntegratedCircuit，HVIC)。
SOI横向功率器件的耐压能力由横向击穿电压与纵向击穿电压较小者决定。一般增大器件的横向长度和降低漂移区的掺杂浓度，可以提高器件的横向耐压能力，但同时会导致器件的导通电阻增大，从而使器件的正向导通损耗增大。然而，如果埋氧层与顶层硅的厚度太厚，会导致器件的制造工艺难度增大和器件自热现象加重，以及散热等问题，因此，SOI器件的埋氧层与顶层硅不能太厚。但当SOI器件的埋氧层与顶层硅太薄时，又会导致器件的纵向耐压能力降低，因为埋氧层会阻止器件的耗尽区扩展到衬底，从而使衬底不会进行耐压。SOI横向功率器件的主要矛盾是比导通电阻Ron,sp与击穿电压BV具有Ron,sp∝BV2.5的关系，降低比导通电阻，同时会导致器件的击穿电压减小；提高器件的击穿电压，同时会使增大器件的比导通电阻。因此，为了解决这一矛盾关系，亟需一种新的LDMOS器件。
发明内容
有鉴于此，本发明的目的在于提供一种具有L型漏极的鳍式LDMOS器件，通过使用PNP结构的延伸超结槽栅与漂移区相互耗尽来保证较大的击穿电压的同时，延伸槽栅形成的电荷积累效应和L型漏极可以大幅降低器件的比导通电阻Ron,sp，从而降低器件的导通损耗，最终提高了器件的Baliga优值FOM，FOM是一个重要的性能指标，用于衡量SOI横向功率器件的综合性能指标，FOM＝BV2/Ron,sp。
为达到上述目的，本发明提供如下技术方案：
一种具有L型漏极的鳍式LDMOS器件，该器件包括延伸超结槽栅区和LDMOS导电区，以及用于分离所述延伸超结槽栅区和LDMOS导电区的二氧化硅隔离层3。LDMOS导电区位于二氧化硅隔离层3外侧，延伸超结槽栅区位于二氧化硅隔离层3内侧。
可选地，LDMOS导电区包括源极P+区1、源极N+区2、P-well6、漂移区5、漏极N+区13和延伸漏极ED14。其中所述源极P+区1、源极N+区2和P-well6位于器件的一端，且依次邻接；漏极N+区13位于器件的另一端。漂移区5位于器件中部，分别与P-well6和漏极N+区13邻接，且包围二氧化硅隔离层3。延伸漏极ED14位于漏极N+区13下方，并嵌入漂移区5。其中漏极N+区13和延伸漏极ED14短接在一起，共同组成一个L型漏极结构。
可选地，延伸超结槽栅区包括被二氧化硅隔离层3包围的槽栅P+栅极接触区4、槽栅P-区9、槽栅N+区10、槽栅P区11和槽栅P+漏极接触区12。其中槽栅P+栅极接触区4分别与二氧化硅隔离层3和槽栅P-区9邻接；槽栅P-区9另与槽栅N+区10邻接；槽栅N+区10另与槽栅P区11邻接；槽栅P区11另与槽栅P+漏极接触区12邻接；槽栅P+漏极接触区12另与二氧化硅隔离层3邻接。
可选地，该器件还包括埋氧层7和P型衬底8。其中埋氧层7位于延伸超结槽栅区和LDMOS导电区下方；P型衬底8位于所述埋氧层7下方。
优选地，该器件适用于横向二极管或LIGBT。
优选地，二氧化硅隔离层3的厚度可根据实际需要改变。延伸漏极ED(14)的掺杂浓度、高度和长度可根据需要改变。槽栅P-区(9)的掺杂浓度也可根据实际需要改变。
优选地，漏极N+区13的尺寸为高4.6μm、长1μm、宽2.2μm，掺杂浓度为1×1019cm-3；延伸漏极ED14的尺寸为高0.4μm、长9μm、宽2.2μm，掺杂浓度为7×1016cm-3
本发明的有益效果在于：本发明在传统的LDMOS器件的基础上，在漂移区内侧引入延伸超结槽栅结构，同时通过二氧化硅隔离层将延伸超结槽栅区和LDMOS导电区分离。本发明在正向导通时可形成低阻通道，获得极小的比导通电阻Ron,sp；在关断时，可获得较高的击穿电压BV，因此解决了传统LDMOS的比导通电阻和击穿电压之间存在的矛盾关系，并打破了硅极限，极大地提高了器件的Baliga优值FOM。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明具有L型漏极的鳍式LDMOS器件的结构示意图；
图2为图1不同截面的界面示意图；
图3为传统LDMOS、传统FINFET、AEG、本发明LDMOS分别在漂移区浓度为2.2×1015cm-3时在雪崩击穿下的电势分布图；
图4为传统LDMOS、传统FINFET、AEG、本发明LDMOS在X＝1.8μm、Z＝5μm截面上的电场沿着Y轴的分布图；
图5为本发明LDMOS在VGS＝15V、VDS＝15V时，在X＝1.1μm、Z＝9μm截面的电势沿着Y轴的分布图；
图6为传统LDMOS、传统FINFET、AEG、本发明LDMOS在Y＝16μm截面上的电子电流密度示意图；
图7为传统LDMOS、传统FINFET、AEG、本发明LDMOS在X＝1.8μm截面上的电子电流密度示意图；
图8为传统LDMOS、传统FINFET、AEG、本发明LDMOS四种器件的击穿电压BV和比导通电阻Ron,sp与漂移区掺杂浓度的关系图；
图9为传统LDMOS、传统FINFET、AEG、本发明LDMOS四种器件分别在VDS＝15V、VGS＝15V时，漂移区掺杂浓度为2.2×1015cm-3的情况下的转移特性曲线和跨导比较图；
图10为传统LDMOS、传统FINFET、AEG、本发明LDMOS四种器件分别在VDS＝20V、VGS＝15V时，漂移区掺杂浓度为2.2×1015cm-3的情况下漏极电压与漏极电流的关系对比图；
图11为本发明LDMOS的击穿电压BV和比导通电阻Ron,sp随着延伸漏极ED厚度变化关系对比图；
图12为本发明LDMOS的击穿电压BV和比导通电阻Ron,sp随着延伸漏极ED长度变化关系对比图；
图13为本发明LDMOS的硅极限对比图；
图14为传统LDMOS、传统FINFET、AEG、本发明LDMOS四种器件开关性能对比图；
图15为本发明LDMOS器件的主要工艺流程示意图。
附图标记：1-源极P+区、2-源极N+区、3-二氧化硅隔离层、4-槽栅P+栅极接触区、5-漂移区、6-P-well、7-埋氧层、8-P型衬底、9-槽栅P-区、10-槽栅N+区、11-槽栅P区、12-槽栅P+漏极接触区、13-漏极N+区、14-延伸漏极ED。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
如图1和图2所示为一种具有L型漏极的鳍式LDMOS器件，该器件包括延伸超结槽栅区、LDMOS导电区、用于分离延伸超结槽栅区和LDMOS导电区的二氧化硅隔离层3、埋氧层7和P型衬底8。其中，LDMOS导电区位于二氧化硅隔离层3外侧，延伸超结槽栅区位于二氧化硅隔离层3内侧，埋氧层7位于延伸超结槽栅区和LDMOS导电区下方；P型衬底8位于所述埋氧层7下方。其中二氧化硅隔离层3的厚度可根据实际情况进行调节，本实施例中其厚度为0.1μm。
LDMOS导电区包括源极P+区1、源极N+区2、P-well6、漂移区5、漏极N+区13和延伸漏极ED14。如图1所示，其中所述源极P+区1、源极N+区2和P-well6位于器件的左端，三者依次邻接，且边缘与器件边缘平齐。漏极N+区13位于器件的另一端，其下方为延伸漏极ED14，两者边缘与器件边缘平齐相互，且相互短接共同组成一个L型漏极结构；延伸漏极ED14还向漂移区5内嵌入一定长度，延伸漏极ED下方与埋氧层7接触。漂移区5位于器件中部，分别与P-well6和漏极N+区13邻接，且包围二氧化硅隔离层3。
如图1和2所示，延伸超结槽栅区包括被二氧化硅隔离层3包围，且依次排列的槽栅P+栅极接触区4、槽栅P-区9、槽栅N+区10、槽栅P区11和槽栅P+漏极接触区12。
本发明的工作原理为：在正向导通时，延伸超结槽栅区内的槽栅P+栅极接触区4上加栅电压，此时，槽栅N+区10与槽栅P区11形成反偏的PN结，使槽栅P+栅极接触区4和槽栅P-区9上的电压与栅极上的电压几乎完全相同；同时槽栅P+漏极接触区12上加漏电压，槽栅N+区10与槽栅P-区9形成反偏的PN结，槽栅P区11与槽栅P+漏极接触区12上的电压与漏极上的电压几乎完全相同，通过电荷积累效应作用，从而使器件在漂移区中产生一层高浓的电荷积累层，进一步提高漂移区中的导电多数载流子浓度，形成了低阻通道，且高掺杂的延伸漏极ED14也起到一个低阻通道的作用，最终获得了极小的比导通电阻Ron,sp。在关断时，槽栅P+栅极接触区4、槽栅P-区9、槽栅P区11、槽栅P+漏极接触区12可以辅助耗尽漂移区，从而优化漂移区的电场分布；延伸漏极ED14增强了界面电荷，提高了埋氧层7的耐压，并引入了新的电场尖峰，最终器件获得较高的击穿电压BV。
如图3所示为传统LDMOS、传统FINFET、AEG以及本发明LDMOS在雪崩击穿下的电势分布图，图中可见，虽然本发明LDMOS器件的击穿电压略小于传统LDMOS器件，但是四种器件的击穿电压相差不大。其中本发明LDMOS因为延伸漏极ED的存在使得电场线集中于延伸漏极ED的终端处，漂移区靠近漏极的一小部分不参与耐压，但ED可以增强界面电荷，将更高的击穿电压引入到埋氧层，提高了器件的击穿电压。
图4所示为传统LDMOS、传统FINFET、AEG以及本发明LDMOS在X＝1.8μm、Z＝5μm，即埋氧层与漂移区交界处在雪崩击穿下的电场分布图，从图中可以看出，延伸漏极ED引入了新的电场尖峰，改善了界面电场分布。
图5所示为在VGS＝15V、VDS＝15V的情况下本发明LDMOS器件延伸超结槽栅区的电势沿着Y轴的分布。从图中可知槽栅P+栅极接触区和槽栅P-区电势基本相等，都为15V，这使得器件开启时能够在器件的漂移区中积累大量电子，从而提高导电载流子浓度，最终降低器件比导通电阻。
图6所示为漂移区掺杂浓度为2.2×1015cm-3的传统LDMOS、传统FINFET、AEG以及本发明LDMOS在VGS＝15V、VDS＝15V时，沿Y＝15μm截面的电子电流密度分布情况。如图6所示，本发明LDMOS由于电子积累效应，在漂移区形成了低阻通道，使得LDMOS器件漂移区的电子电流密度远大于其余三种的漂移区的电子电流密度。
图7所示为漂移区掺杂浓度为2.2×1015cm-3时，传统LDMOS、传统FINFET、AEG和本发明LDMOS在VGS＝15V、VDS＝15V时，沿X＝1.6μm截面的电子电流密度分布情况。如图7所示，本发明LDMOS由于电子积累效应，在漂移区形成了低阻通道，使得器件漂移区的电子电流密度远大于其余三种的漂移区的电子电流密度。
图8所示为传统LDMOS、传统FINFET、AEG以及本发明LDMOS的击穿电压和比导通电阻与漂移区掺杂浓度关系图。如图8所示，传统LDMOS、传统FINFET的比导通电阻随着漂移区掺杂浓度提高而降低，本发明LDMOS与AEG由于电子积累效应，在漂移区形成了低阻通道，所以比导通电阻基本不随着漂移区掺杂浓度的变化而有太大的变化。传统LDMOS、传统FINFET、AEG、本发明LDMOS的击穿电压都随着漂移区掺杂浓度提高而呈现出先提高后降低的趋势，都在2.2×1015cm-3左右呈现出最大值。
图9所示为漂移区掺杂浓度为2.2×1015cm-3的传统LDMOS、传统FINFET、AEG以及本发明LDMOS在VGS＝15V、VDS＝15V时，四种器件的转移特性曲线和跨导比较图，由图可以看出本发明LDMOS的漏极电流IDS和跨导最大值gm远大于其余三种器件结构。
图10所示为漂移区掺杂浓度为2.2×1015cm-3的传统LDMOS、传统FINFET、AEG以及本发明LDMOS在VGS＝15V、VDS＝20V时，漏极电压与漏极电流的关系对比图。可以看出本发明LDMOS的漏极电流远大于其余三种器件，说明本发明LDMOS器件的正向导通特性更好，这是因为新结构LDMOS在漂移区通过电子积累效应形成了低阻通道。
图11所示为本发明LDMOS器件的延伸漏极ED的厚度与击穿电压BV和比导通电阻Ron,sp的关系图。从图中可以看出本发明LDMOS器件的击穿电压BV随着延伸漏极ED的厚度的增大而先增大后减小，当厚度为0.3μm时达到最大。同时本发明LDMOS器件的比导通电阻Ron,sp随着延伸漏极ED的厚度的增大而减小。取延伸漏极ED厚度为0.4μm时，能同时得到较优的击穿电压BV和比导通电阻Ron，sp。
图12所示为本发明LDMOS器件的延伸漏极ED的长度与击穿电压BV和比导通电阻Ron,sp的关系图。可以看出本发明LDMOS器件的击穿电压BV随着延伸漏极ED的长度的增大而先增大后减小，当长度为8μm时达到最大。同时LDMOS器件的比导通电阻Ron,sp随着延伸漏极ED的长度的增大而减小。取延伸漏极ED长度为9μm时，能同时得到较优的击穿电压BV和比导通电阻Ron,sp。
图13所示为本发明LDMOS器件的硅极限对比图。从图中可以看出，本发明LDMOS器件成功打破了RESURF硅极限，因为本发明很好地解决了传统LDMOS器件存在的硅极限矛盾关系。在相同的耐压情况下，你父母LDMOS器件具有更小的比导通电阻，这表明本发明LDMOS器件具有更好的击穿电压与比导通之间的折中关系。
图14所示为传统LDMOS、传统FINFET、AEG以及本发明LDMOS开关性能对比图。从图中可知，本发明LDMOS器件的开关性能比其余三种器件要差一点，因为本发明LDMOS器件具有更大的米勒电容。
本发明提出的具有L型漏极的鳍式LDMOS器件，以图1中的器件为例，主要工艺流程如图15所示，包括：离子注入、扩散、刻蚀、氧化、淀积、多晶填充和退火等工艺形成延伸超结槽栅区、LDMOS导电区、二氧化硅隔离层。最后，淀积金属电极形成源极、栅极、漏极。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (9)
1.一种具有L型漏极的鳍式LDMOS器件，其特征在于：该器件包括延伸超结槽栅区和LDMOS导电区，以及用于分离所述延伸超结槽栅区和LDMOS导电区的二氧化硅隔离层(3)；所述LDMOS导电区位于二氧化硅隔离层(3)外侧，所述延伸超结槽栅区位于二氧化硅隔离层(3)内侧。
2.根据权利要求1所述的鳍式LDMOS器件，其特征在于：所述LDMOS导电区包括源极P+区(1)、源极N+区(2)、P-well(6)、漂移区(5)、漏极N+区(13)和延伸漏极ED(14)；所述源极P+区(1)、源极N+区(2)和P-well(6)位于器件的一端，且依次邻接；所述漏极N+区(13)位于器件的另一端；所述漂移区(5)位于器件中部，分别与所述P-well(6)和漏极N+区(13)邻接，且包围所述二氧化硅隔离层(3)；所述延伸漏极ED(14)位于所述漏极N+区(13)下方，并嵌入所述漂移区(5)。
3.根据权利要求2所述的鳍式LDMOS器件，其特征在于：所述漏极N+区(13)和延伸漏极ED(14)短接形成一L型漏极结构。
4.根据权利要求1所述的鳍式LDMOS器件，其特征在于：所述延伸超结槽栅区包括被所述二氧化硅隔离层(3)包围的槽栅P+栅极接触区(4)、槽栅P-区(9)、槽栅N+区(10)、槽栅P区(11)和槽栅P+漏极接触区(12)；所述槽栅P+栅极接触区(4)分别与所述二氧化硅隔离层(3)和槽栅P-区(9)邻接；所述槽栅P-区(9)另与所述槽栅N+区(10)邻接；所述槽栅N+区(10)另与所述槽栅P区(11)邻接；槽栅P区(11)另与所述槽栅P+漏极接触区(12)邻接；所述槽栅P+漏极接触区(12)另与所述二氧化硅隔离层(3)邻接。
5.根据权利要求1所述的鳍式LDMOS器件，其特征在于：该器件还包括埋氧层(7)和P型衬底(8)；所述埋氧层(7)位于延伸超结槽栅区和LDMOS导电区下方；所述P型衬底(8)位于所述埋氧层(7)下方。
6.根据权利要求1～5任一项所述的鳍式LDMOS器件，其特征在于：该器件适用于横向二极管或LIGBT。
7.根据权利要求1所述的鳍式LDMOS器件，其特征在于：所述二氧化硅隔离层(3)的厚度根据需求改变。
8.根据权利要求2所述的鳍式LDMOS器件，其特征在于：所述延伸漏极ED(14)的掺杂浓度、高度和长度根据需要改变。
9.根据权利要求4所述的鳍式LDMOS器件，其特征在于：所述槽栅P-区(9)的掺杂浓度根据需要改变。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310440550.4A CN116469937A (zh) | 2023-04-23 | 2023-04-23 | 一种具有l型漏极的鳍式ldmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310440550.4A CN116469937A (zh) | 2023-04-23 | 2023-04-23 | 一种具有l型漏极的鳍式ldmos器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116469937A true CN116469937A (zh) | 2023-07-21 |
Family
ID=87178581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310440550.4A Pending CN116469937A (zh) | 2023-04-23 | 2023-04-23 | 一种具有l型漏极的鳍式ldmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116469937A (zh) |
-
2023
- 2023-04-23 CN CN202310440550.4A patent/CN116469937A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107799587B (zh) | 一种逆阻型igbt及其制造方法 | |
| CN107808899B (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| US20090057711A1 (en) | Semiconductor device with a u-shape drift region | |
| WO2021254616A1 (en) | Sic mosfet with asymmetric trench oxide and method of manufacture | |
| EP3474330B1 (en) | Lateral insulated-gate bipolar transistor and manufacturing method therefor | |
| CN114050187A (zh) | 一种低特征导通电阻的集成型沟槽栅功率半导体晶体管 | |
| US10217828B1 (en) | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same | |
| CN116598361A (zh) | 一种具有超结分裂栅的ldmos器件 | |
| CN110504314B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN115274859B (zh) | Ldmos晶体管及其制造方法 | |
| CN107785414B (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| CN113488525B (zh) | 一种具有电荷积累效应的超结ea-sj-finfet器件 | |
| KR20010102278A (ko) | 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터 | |
| CN112466955B (zh) | 一种具有体内导电沟道的薄层soi-ldmos器件 | |
| CN113921611A (zh) | 一种具有双侧面超结槽栅ldmos器件 | |
| CN110504315B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN113410299B (zh) | 一种高耐压的n沟道LDMOS器件及其制备方法 | |
| CN110459597B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN116469937A (zh) | 一种具有l型漏极的鳍式ldmos器件 | |
| CN118136678B (zh) | 双栅双沟道ldmos器件及制造方法 | |
| CN113078211B (zh) | 一种集成mos自适应控制soi ligbt | |
| CN113410300B (zh) | 一种高耐压的p沟道LDMOS器件及其制备方法 | |
| CN115295612B (zh) | 一种单边沟道rc-igbt器件及其制备方法、芯片 | |
| CN118136680B (zh) | 双载流子ldmos器件及制造方法 | |
| CN111146281B (zh) | 半导体器件结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |