JP3530521B2 - 半導体装置 - Google Patents
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Description
【０００１】本発明は、ヘテロ接合型の活性領域を有す
るＤＴＭＯＳあるいはＭＩＳＦＥＴとして機能する半導
体装置に係り、特に、低い電源電圧で動作する半導体装
置に関する。
るＤＴＭＯＳあるいはＭＩＳＦＥＴとして機能する半導
体装置に係り、特に、低い電源電圧で動作する半導体装
置に関する。
【０００２】近年、電池駆動による携帯情報端末装置は
広く使用されている。このような装置においては、電池
寿命を延ばすために、高速動作を犠牲にすることなく電
源電圧を低減化することが強く望まれている。低電源電
圧においても高速動作を実現するためには、しきい値電
圧を下げることが有効であるが、この場合、ゲートオフ
時のリーク電流が大きくなるため、おのずとしきい値電
圧には下限が存在する。
広く使用されている。このような装置においては、電池
寿命を延ばすために、高速動作を犠牲にすることなく電
源電圧を低減化することが強く望まれている。低電源電
圧においても高速動作を実現するためには、しきい値電
圧を下げることが有効であるが、この場合、ゲートオフ
時のリーク電流が大きくなるため、おのずとしきい値電
圧には下限が存在する。
【０００３】そこで、例えば非特許文献１に開示されて
いるように、このような問題を解決し、低電圧時にもリ
ーク電流が小さくかつ、高駆動能力を有するデバイスと
して、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFE
T）と呼ばれる素子が提案されている。
いるように、このような問題を解決し、低電圧時にもリ
ーク電流が小さくかつ、高駆動能力を有するデバイスと
して、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFE
T）と呼ばれる素子が提案されている。
【０００４】従来のＤＴＭＯＳは、半導体基板の活性領
域の上に設けられたゲート絶縁膜と、ゲート電極と、活
性領域のうちゲートの両側方に位置する領域に設けられ
たソース・ドレイン領域と、基板活性領域のうちソース
・ドレイン領域間に位置する領域に設けられたチャネル
領域とを備えている。そして、チャネル領域の下方や側
方に位置する基板領域（ボディ領域）とゲート電極とが
配線により電気的に短絡するように接続されている。そ
して、ゲートとボディとが短絡された状態で、ゲートに
バイアス電圧が印加されると、ボディを介してチャネル
領域にゲートバイアス電圧と同じ大きさの順方向バイア
ス電圧が印加されることになる。これにより、ゲートバ
イアスオフ時には通常のＭＯＳトランジスタと同じ状態
となり、また、ゲートバイアスオン時には、ゲートバイ
アス電圧の増大にともなってボディが順方向にバイアス
されていくため、しきい値電圧が低下していく。
域の上に設けられたゲート絶縁膜と、ゲート電極と、活
性領域のうちゲートの両側方に位置する領域に設けられ
たソース・ドレイン領域と、基板活性領域のうちソース
・ドレイン領域間に位置する領域に設けられたチャネル
領域とを備えている。そして、チャネル領域の下方や側
方に位置する基板領域（ボディ領域）とゲート電極とが
配線により電気的に短絡するように接続されている。そ
して、ゲートとボディとが短絡された状態で、ゲートに
バイアス電圧が印加されると、ボディを介してチャネル
領域にゲートバイアス電圧と同じ大きさの順方向バイア
ス電圧が印加されることになる。これにより、ゲートバ
イアスオフ時には通常のＭＯＳトランジスタと同じ状態
となり、また、ゲートバイアスオン時には、ゲートバイ
アス電圧の増大にともなってボディが順方向にバイアス
されていくため、しきい値電圧が低下していく。
【０００５】このようなＤＴＭＯＳは、ＳＯＩ基板に形
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流は通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲートチャネル
領域との電位差がほとんどないため、基板表面での縦方
向電界が通常のトランジスタに比べて著しく小さくな
る。その結果、縦方向電界の増大にともなうキャリアの
移動度の劣化が抑制されるので、駆動力が著しく増大す
る。
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流は通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲートチャネル
領域との電位差がほとんどないため、基板表面での縦方
向電界が通常のトランジスタに比べて著しく小さくな
る。その結果、縦方向電界の増大にともなうキャリアの
移動度の劣化が抑制されるので、駆動力が著しく増大す
る。
【０００６】このように、ＤＴＭＯＳは、ソース領域
（エミッタ）−ボディ（ベース）−ドレイン領域（コレ
クタ）間に発生する横方向の寄生バイポーラトランジス
タがオンして基板電流が実用上問題となる程度に大きく
なるまでの動作電圧範囲においては、低しきい値電圧つ
まり低電源電圧で高速動作が可能なトランジスタとして
機能することになる。
（エミッタ）−ボディ（ベース）−ドレイン領域（コレ
クタ）間に発生する横方向の寄生バイポーラトランジス
タがオンして基板電流が実用上問題となる程度に大きく
なるまでの動作電圧範囲においては、低しきい値電圧つ
まり低電源電圧で高速動作が可能なトランジスタとして
機能することになる。
【０００７】ところが、上記従来のＤＴＭＯＳでは、ゲ
ートバイアス電圧の増大に伴なってソース−チャネル・
ボディ間が順方向にバイアスされていくため、基板電流
とよばれる電流がソース−チャネル・ボディ−ゲート間
に流れる。そこで、ＤＴＭＯＳにおいては、この基板電
流を抑制しつつ、かつ、しきい値を下げることで、動作
電圧範囲を広く確保することが好ましい。ソース−ボデ
ィ間、及びソース−チャネル間は、それぞれＰＮ接合ダ
イオードが介在していると単純にモデル化することがで
きるため、基板電流は、半導体の材料（バンドギャッ
プ）と接合部分の不純物濃度とによって決定される。一
般的に、ソース領域は不純物濃度が１ｘ１０20atoms ・
ｃｍ-3程度に高濃度にドーピングされているため、ボデ
ィの不純物濃度を高くすれば、基板電流のうちソース−
ボディの成分を抑制することができる。
ートバイアス電圧の増大に伴なってソース−チャネル・
ボディ間が順方向にバイアスされていくため、基板電流
とよばれる電流がソース−チャネル・ボディ−ゲート間
に流れる。そこで、ＤＴＭＯＳにおいては、この基板電
流を抑制しつつ、かつ、しきい値を下げることで、動作
電圧範囲を広く確保することが好ましい。ソース−ボデ
ィ間、及びソース−チャネル間は、それぞれＰＮ接合ダ
イオードが介在していると単純にモデル化することがで
きるため、基板電流は、半導体の材料（バンドギャッ
プ）と接合部分の不純物濃度とによって決定される。一
般的に、ソース領域は不純物濃度が１ｘ１０20atoms ・
ｃｍ-3程度に高濃度にドーピングされているため、ボデ
ィの不純物濃度を高くすれば、基板電流のうちソース−
ボディの成分を抑制することができる。
【０００８】しかし、ボディの不純物濃度の増加に伴
い、しきい値も高くなるため、実際には、ボディの不純
物濃度を高めることで動作電圧範囲を広く確保すること
は困難である。
い、しきい値も高くなるため、実際には、ボディの不純
物濃度を高めることで動作電圧範囲を広く確保すること
は困難である。
【０００９】本発明の目的は、ボディ領域の不純物濃度
を高くしながら、基板電流の小さい，動作電圧範囲の広
い半導体装置を提供することにある。
を高くしながら、基板電流の小さい，動作電圧範囲の広
い半導体装置を提供することにある。
【００１０】本発明の第１の半導体装置は、第１の半導
体膜と、上記第１の半導体膜の上に設けられ、上記第１
の半導体膜とはバンドギャップが異なり、上記第１の半
導体膜に隣接する部位から第１の半導体から遠ざかる方
向にバンドギャップが小さくなるように構成された第２
の半導体膜とを少なくとも含む半導体層と、上記半導体
層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜
の上に設けられたゲート電極と、上記半導体層のうち上
記ゲート電極の両側方に位置する領域に第１導電型不純
物を導入して形成されたソース・ドレイン領域と、上記
第２の半導体膜のうち上記ソース・ドレイン領域間に位
置する領域に第２導電型不純物を導入して形成されたチ
ャネル領域と、上記第１の半導体膜のうち上記ソース・
ドレイン領域間に位置する領域に上記チャネル領域より
も高濃度の第２導電型不純物を導入して形成されたボデ
ィ領域と、上記ゲート電極と上記ボディ領域とを電気的
に接続するための導体部材とを備えている。
体膜と、上記第１の半導体膜の上に設けられ、上記第１
の半導体膜とはバンドギャップが異なり、上記第１の半
導体膜に隣接する部位から第１の半導体から遠ざかる方
向にバンドギャップが小さくなるように構成された第２
の半導体膜とを少なくとも含む半導体層と、上記半導体
層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜
の上に設けられたゲート電極と、上記半導体層のうち上
記ゲート電極の両側方に位置する領域に第１導電型不純
物を導入して形成されたソース・ドレイン領域と、上記
第２の半導体膜のうち上記ソース・ドレイン領域間に位
置する領域に第２導電型不純物を導入して形成されたチ
ャネル領域と、上記第１の半導体膜のうち上記ソース・
ドレイン領域間に位置する領域に上記チャネル領域より
も高濃度の第２導電型不純物を導入して形成されたボデ
ィ領域と、上記ゲート電極と上記ボディ領域とを電気的
に接続するための導体部材とを備えている。
【００１１】これにより、第２の半導体膜にうちソース
・ドレイン領域に位置する部分において、第２導電型キ
ャリアが走行するバンド端のポンテンシャルのくぼみ
（井戸）が形成され、低しきい値電圧性が確保されると
ともに、全体的な基板電流が低減される。
・ドレイン領域に位置する部分において、第２導電型キ
ャリアが走行するバンド端のポンテンシャルのくぼみ
（井戸）が形成され、低しきい値電圧性が確保されると
ともに、全体的な基板電流が低減される。
【００１２】上記第１の半導体膜は、組成がＳｉ
1-x1-y1 Ｇｅx1 Ｃy1 （０≦ｘ１＜１，０≦ｙ１＜１）
で表される半導体により構成され、上記第２の半導体膜
は、組成がＳｉ1-x2-y2 Ｇｅx2 Ｃy2 （０≦ｘ２≦１，
０≦ｙ２≦１，ｘ２＋ｙ２＞０）で表される半導体によ
り構成されていることが好ましい。
1-x1-y1 Ｇｅx1 Ｃy1 （０≦ｘ１＜１，０≦ｙ１＜１）
で表される半導体により構成され、上記第２の半導体膜
は、組成がＳｉ1-x2-y2 Ｇｅx2 Ｃy2 （０≦ｘ２≦１，
０≦ｙ２≦１，ｘ２＋ｙ２＞０）で表される半導体によ
り構成されていることが好ましい。
【００１３】上記第１の半導体膜は、シリコンにより構
成され、上記第２の半導体膜は、組成がＳｉ1-x3 Ｇｅ
x3 （０＜ｘ３≦０．４）で表される半導体により構成
され、かつ、上記第２の半導体膜におけるＧｅ組成比が
上記第１の半導体膜に隣接する部位から上方に向かって
増大していることにより、チャネル領域の価電子帯端に
大きなバンドオフセットが形成され、ｐチャネル型トラ
ンジスタに適した構造を得ることができる。
成され、上記第２の半導体膜は、組成がＳｉ1-x3 Ｇｅ
x3 （０＜ｘ３≦０．４）で表される半導体により構成
され、かつ、上記第２の半導体膜におけるＧｅ組成比が
上記第１の半導体膜に隣接する部位から上方に向かって
増大していることにより、チャネル領域の価電子帯端に
大きなバンドオフセットが形成され、ｐチャネル型トラ
ンジスタに適した構造を得ることができる。
【００１４】上記第１の半導体膜は、シリコンにより構
成され、上記第２の半導体膜は、組成がＳｉ1-y3 Ｃy3
（０＜ｙ３≦０．０３）で表される半導体により構成さ
れ、かつ、上記第２の半導体膜におけるＣ組成比が上記
第１の半導体膜に隣接する部位から上方に向かって増大
していることにより、チャネル領域の伝導帯端に大きな
バンドオフセットが形成され、ｎチャネル型トランジス
タに適した構造を得ることができる。
成され、上記第２の半導体膜は、組成がＳｉ1-y3 Ｃy3
（０＜ｙ３≦０．０３）で表される半導体により構成さ
れ、かつ、上記第２の半導体膜におけるＣ組成比が上記
第１の半導体膜に隣接する部位から上方に向かって増大
していることにより、チャネル領域の伝導帯端に大きな
バンドオフセットが形成され、ｎチャネル型トランジス
タに適した構造を得ることができる。
【００１５】上記第１の半導体膜は、シリコンにより構
成され、上記第２の半導体膜は、組成がＳｉ1-x4-y4 Ｇ
ｅx4 Ｃy4 （０＜ｘ４≦０．４，０＜ｙ４≦０．０３）
により構成されていることにより、ｎチャネル型トラン
ジスタ及びｐチャネル型トランジスタの双方に適した構
造を得ることができる。
成され、上記第２の半導体膜は、組成がＳｉ1-x4-y4 Ｇ
ｅx4 Ｃy4 （０＜ｘ４≦０．４，０＜ｙ４≦０．０３）
により構成されていることにより、ｎチャネル型トラン
ジスタ及びｐチャネル型トランジスタの双方に適した構
造を得ることができる。
【００１６】上記第１導電型はｎ型で、上記第２導電型
がｐ型であり、上記ボディ領域から上記第１の半導体膜
のうちソース・ドレイン領域に位置する領域に流れる基
板電流のうち，正孔の寄与する成分が電子の寄与する成
分よりも小さいことが好ましい。
がｐ型であり、上記ボディ領域から上記第１の半導体膜
のうちソース・ドレイン領域に位置する領域に流れる基
板電流のうち，正孔の寄与する成分が電子の寄与する成
分よりも小さいことが好ましい。
【００１７】上記第１導電型はｐ型で、上記第２導電型
がｎ型であり、上記ボディ領域から上記第１の半導体膜
のうちソース・ドレイン領域に位置する領域に流れる基
板電流のうち，電子の寄与する成分が正孔の寄与する成
分よりも小さいことが好ましい。
がｎ型であり、上記ボディ領域から上記第１の半導体膜
のうちソース・ドレイン領域に位置する領域に流れる基
板電流のうち，電子の寄与する成分が正孔の寄与する成
分よりも小さいことが好ましい。
【００１８】上記半導体層は、上記第１の半導体膜と上
記第２の半導体膜との間に設けられた第３の半導体膜を
さらに備え、上記第３の半導体膜のうち上記ソース・ド
レイン領域間の位置する領域に設けられ、上記ボディ領
域よりも低濃度の第２導電型不純物を含むもしくはアン
ドープのバッファ領域をさらに備えていることにより、
第２の半導体膜のうちソース・ドレイン領域に位置する
部分において、第２導電型キャリアが走行するバンド端
のポテンシャルのくぼみがボディ領域からより遠ざかる
ので、基板電流が抑制される。
記第２の半導体膜との間に設けられた第３の半導体膜を
さらに備え、上記第３の半導体膜のうち上記ソース・ド
レイン領域間の位置する領域に設けられ、上記ボディ領
域よりも低濃度の第２導電型不純物を含むもしくはアン
ドープのバッファ領域をさらに備えていることにより、
第２の半導体膜のうちソース・ドレイン領域に位置する
部分において、第２導電型キャリアが走行するバンド端
のポテンシャルのくぼみがボディ領域からより遠ざかる
ので、基板電流が抑制される。
【００１９】上記半導体層は、上記第２の半導体膜と上
記ゲート絶縁膜との間に介設されたＳｉキャップ領域を
さらに備えていることが好ましい。
記ゲート絶縁膜との間に介設されたＳｉキャップ領域を
さらに備えていることが好ましい。
【００２０】上記第１の半導体膜の下方に設けられた絶
縁層をさらに備えていることにより、特に高速動作する
半導体装置が得られる。
縁層をさらに備えていることにより、特に高速動作する
半導体装置が得られる。
【００２１】本発明の第２の半導体装置は、第１の半導
体膜、上記第１の半導体膜の上に設けられ、上記第１の
半導体膜よりもキャリアが走行するバンド端のキャリア
に対するポテンシャルが小さい第２の半導体膜、及び上
記第１の半導体膜と第２の半導体膜との間に介在する第
３の半導体膜を少なくとも含む半導体層と、上記半導体
層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜
の上に設けられたゲート電極と、上記半導体層のうち上
記ゲート電極の両側方に位置する領域に第１導電型不純
物を導入して形成されたソース・ドレイン領域と、上記
第２の半導体膜のうち上記ソース・ドレイン領域間に位
置する領域に第２導電型不純物を導入して形成されたチ
ャネル領域と、上記第１の半導体膜のうち上記ソース・
ドレイン領域間に位置する領域に上記チャネル領域より
も高濃度の第２導電型不純物を導入して形成されたボデ
ィ領域と、上記第３の半導体膜のうち上記ソース・ドレ
イン領域間の位置する領域に設けられ、上記ボディ領域
よりも低濃度の第２導電型不純物を含むもしくはアンド
ープのバッファ領域と、上記ゲート電極と上記ボディ領
域とを電気的に接続するための導体部材とを備えてい
る。
体膜、上記第１の半導体膜の上に設けられ、上記第１の
半導体膜よりもキャリアが走行するバンド端のキャリア
に対するポテンシャルが小さい第２の半導体膜、及び上
記第１の半導体膜と第２の半導体膜との間に介在する第
３の半導体膜を少なくとも含む半導体層と、上記半導体
層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜
の上に設けられたゲート電極と、上記半導体層のうち上
記ゲート電極の両側方に位置する領域に第１導電型不純
物を導入して形成されたソース・ドレイン領域と、上記
第２の半導体膜のうち上記ソース・ドレイン領域間に位
置する領域に第２導電型不純物を導入して形成されたチ
ャネル領域と、上記第１の半導体膜のうち上記ソース・
ドレイン領域間に位置する領域に上記チャネル領域より
も高濃度の第２導電型不純物を導入して形成されたボデ
ィ領域と、上記第３の半導体膜のうち上記ソース・ドレ
イン領域間の位置する領域に設けられ、上記ボディ領域
よりも低濃度の第２導電型不純物を含むもしくはアンド
ープのバッファ領域と、上記ゲート電極と上記ボディ領
域とを電気的に接続するための導体部材とを備えてい
る。
【００２２】これにより、第２の半導体膜のうちソース
・ドレイン領域に位置する部分において、第２導電型キ
ャリアが走行するバンド端のポテンシャルのくぼみ（井
戸）が形成されるが、第３の半導体膜が設けられている
ので、このポテンシャルのくぼみと第１の半導体膜との
間の距離が遠ざかる。一方、半導体装置のゲート電極を
通過する縦断面におけるバンドのビルトインポテンシャ
ルにより、第１の半導体膜から遠ざかるほどボディ領域
の第２導電型キャリアの移動の障害になる方向にバンド
が曲げられている。したがって、ボディ領域の第２導電
型キャリアが第２の半導体膜によって構成されるチャネ
ル領域を通って、第２の半導体膜のうちソース・ドレイ
ン領域に位置する部分に入るのが抑制され、全体的に基
板電流が低減される。
・ドレイン領域に位置する部分において、第２導電型キ
ャリアが走行するバンド端のポテンシャルのくぼみ（井
戸）が形成されるが、第３の半導体膜が設けられている
ので、このポテンシャルのくぼみと第１の半導体膜との
間の距離が遠ざかる。一方、半導体装置のゲート電極を
通過する縦断面におけるバンドのビルトインポテンシャ
ルにより、第１の半導体膜から遠ざかるほどボディ領域
の第２導電型キャリアの移動の障害になる方向にバンド
が曲げられている。したがって、ボディ領域の第２導電
型キャリアが第２の半導体膜によって構成されるチャネ
ル領域を通って、第２の半導体膜のうちソース・ドレイ
ン領域に位置する部分に入るのが抑制され、全体的に基
板電流が低減される。
【００２３】上記第３の半導体膜の厚みは、１５ｎｍ以
上であることが好ましく、３０ｎｍ以上であることがよ
り好ましい。
上であることが好ましく、３０ｎｍ以上であることがよ
り好ましい。
【００２４】本発明の半導体装置によれば、チャネル領
域にボディ領域を構成する材料のバンドギャップよりも
バンドギャップの小さい材料を用いたヘテロ構成ＤＴＭ
ＯＳにおいて、チャネル領域に組成傾斜層を用いること
で、基板電流を抑制することが可能となり、動作電圧範
囲の拡大が実現できる。
域にボディ領域を構成する材料のバンドギャップよりも
バンドギャップの小さい材料を用いたヘテロ構成ＤＴＭ
ＯＳにおいて、チャネル領域に組成傾斜層を用いること
で、基板電流を抑制することが可能となり、動作電圧範
囲の拡大が実現できる。
【００２５】（第１の実施形態）
第１の実施形態では、チャネル領域を構成する材料とし
て傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘ
テロ接合を利用したＨＤＴＭＯＳ（以下、傾斜組成Ｓｉ
Ｇｅ−ＨＤＴＭＯＳという）の実施形態について説明す
る。
て傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘ
テロ接合を利用したＨＤＴＭＯＳ（以下、傾斜組成Ｓｉ
Ｇｅ−ＨＤＴＭＯＳという）の実施形態について説明す
る。
【００２６】図１（ａ），（ｂ），（ｃ）は、それぞれ
順に、本実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴ
ＭＯＳの構造を模式的に示す平面図、図１（ａ）で示す
Ｉｂ−Ｉｂ線における断面図、図１（ａ）で示すＩｃ−
Ｉｃ線における断面図である。図１（ａ）〜（ｃ）に示
すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯＳ
は、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注
入するなどの方法により形成された厚み約１００ｎｍの
埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設け
られた半導体層３０とを有している。半導体層３０は、
ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上部Ｓ
ｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１０ｎｍのＳｉバ
ッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−Ｃ
ＶＤ法によりエピタキシャル成長された厚み約１５ｎｍ
のＳｉ1-x Ｇｅx 膜１４と、Ｓｉ1-x Ｇｅx 膜１４の上
のＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚
み約５ｎｍのＳｉキャップ層１５とから構成されてい
る。
順に、本実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴ
ＭＯＳの構造を模式的に示す平面図、図１（ａ）で示す
Ｉｂ−Ｉｂ線における断面図、図１（ａ）で示すＩｃ−
Ｉｃ線における断面図である。図１（ａ）〜（ｃ）に示
すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯＳ
は、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注
入するなどの方法により形成された厚み約１００ｎｍの
埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設け
られた半導体層３０とを有している。半導体層３０は、
ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上部Ｓ
ｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１０ｎｍのＳｉバ
ッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−Ｃ
ＶＤ法によりエピタキシャル成長された厚み約１５ｎｍ
のＳｉ1-x Ｇｅx 膜１４と、Ｓｉ1-x Ｇｅx 膜１４の上
のＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚
み約５ｎｍのＳｉキャップ層１５とから構成されてい
る。
【００２７】さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層
１５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたゲート電極１７とを備えている。そして、半導
体層３０，つまり上部Ｓｉ膜１２，Ｓｉバッファ層１
３，Ｓｉ1-x Ｇｅx 膜１４及びＳｉキャップ層１５のう
ちゲート電極１７の両側方に位置する領域には高濃度の
ｐ型不純物を含むソース領域２０ａ及びドレイン領域２
０ｂが設けられている。また、上部Ｓｉ膜１２のうちソ
ース領域２０ａとドレイン領域２０ｂとの間の領域は、
高濃度のｎ型不純物を含むＳｉボディ領域２２となって
おり、Ｓｉバッファ層１３のうちＳｉボディ領域２２の
直上に位置する領域は、低濃度のｎ型不純物を含むｎ-
Ｓｉ領域２３となっている。そして、Ｓｉ1-x Ｇｅx 膜
１４のうちソース領域２０ａとドレイン領域２０ｂとの
間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅ
チャネル領域２４となっており、Ｓｉ膜１５のうちゲー
ト絶縁膜１６の直下に位置する領域は低濃度のｎ型不純
物を含むＳｉキャップ領域２５となっている。また、ゲ
ート電極１７とＳｉボディ領域２２とを電気的に接続す
る導体部材であるコンタクト２６が設けられている。な
お、チャネル長は、約０．３μｍである。
１５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたゲート電極１７とを備えている。そして、半導
体層３０，つまり上部Ｓｉ膜１２，Ｓｉバッファ層１
３，Ｓｉ1-x Ｇｅx 膜１４及びＳｉキャップ層１５のう
ちゲート電極１７の両側方に位置する領域には高濃度の
ｐ型不純物を含むソース領域２０ａ及びドレイン領域２
０ｂが設けられている。また、上部Ｓｉ膜１２のうちソ
ース領域２０ａとドレイン領域２０ｂとの間の領域は、
高濃度のｎ型不純物を含むＳｉボディ領域２２となって
おり、Ｓｉバッファ層１３のうちＳｉボディ領域２２の
直上に位置する領域は、低濃度のｎ型不純物を含むｎ-
Ｓｉ領域２３となっている。そして、Ｓｉ1-x Ｇｅx 膜
１４のうちソース領域２０ａとドレイン領域２０ｂとの
間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅ
チャネル領域２４となっており、Ｓｉ膜１５のうちゲー
ト絶縁膜１６の直下に位置する領域は低濃度のｎ型不純
物を含むＳｉキャップ領域２５となっている。また、ゲ
ート電極１７とＳｉボディ領域２２とを電気的に接続す
る導体部材であるコンタクト２６が設けられている。な
お、チャネル長は、約０．３μｍである。
【００２８】ここで、本実施形態の特徴は、図１（ａ）
の左図に示すように、Ｓｉ1-x Ｇｅx 膜１４のＧｅ組成
比ｘが、Ｓｉバッファ層１３からＳｉキャップ層１５に
向かって、ｘ＝０からｘ＝０．３まで連続的に変化する
傾斜組成となっている点である。
の左図に示すように、Ｓｉ1-x Ｇｅx 膜１４のＧｅ組成
比ｘが、Ｓｉバッファ層１３からＳｉキャップ層１５に
向かって、ｘ＝０からｘ＝０．３まで連続的に変化する
傾斜組成となっている点である。
【００２９】そして、上部Ｓｉ膜１２には、結晶成長前
にあらかじめイオン注入によりｎ型不純物がドープされ
ている。Ｓｉバッファ層１３，Ｓｉ1-x Ｇｅx 膜１４及
びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法により順
次積層される際、in-situ ドープにより、ｎ型不純物
（例えば砒素）が５ｘ１０16atoms ・ｃｍ-3程度にドー
プされている。Ｓｉ1-x Ｇｅx 膜１４のバンドキャップ
は、Ｇｅ組成が連続的に変化していることにより、Ｓｉ
キャップ層１５と接する境界部でＳｉのバンドギャップ
に比べ約２２０ｍｅＶ程度小さくなっている。このバン
ドギャップの差は、ほとんど価電子帯におけるバンドオ
フセット（ヘテロ障壁）として現れ、このヘテロ障壁は
ホールを閉じ込めるためのポテンシャル井戸が形成され
る。
にあらかじめイオン注入によりｎ型不純物がドープされ
ている。Ｓｉバッファ層１３，Ｓｉ1-x Ｇｅx 膜１４及
びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法により順
次積層される際、in-situ ドープにより、ｎ型不純物
（例えば砒素）が５ｘ１０16atoms ・ｃｍ-3程度にドー
プされている。Ｓｉ1-x Ｇｅx 膜１４のバンドキャップ
は、Ｇｅ組成が連続的に変化していることにより、Ｓｉ
キャップ層１５と接する境界部でＳｉのバンドギャップ
に比べ約２２０ｍｅＶ程度小さくなっている。このバン
ドギャップの差は、ほとんど価電子帯におけるバンドオ
フセット（ヘテロ障壁）として現れ、このヘテロ障壁は
ホールを閉じ込めるためのポテンシャル井戸が形成され
る。
【００３０】Ｓｉ1-x Ｇｅx 膜１４の組成比ｘは、０＜
ｘ≦０．４の範囲にあることが望ましい。
ｘ≦０．４の範囲にあることが望ましい。
【００３１】−Ｓｉ1-x Ｇｅx 膜の構造と基板電流との
関係−ここで、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴ
ＭＯＳと、均一組成ＳｉＧｅ（ボックス組成）−ＨＤＴ
ＭＯＳとの基板電流の相違について説明する。
関係−ここで、本実施形態の傾斜組成ＳｉＧｅ−ＨＤＴ
ＭＯＳと、均一組成ＳｉＧｅ（ボックス組成）−ＨＤＴ
ＭＯＳとの基板電流の相違について説明する。
【００３２】図１０（ａ），（ｂ）は、一般的なＳｉチ
ャネルを有するＤＴＭＯＳにおける寄生ダイオードを示
す断面図、ボックス組成を有するＳｉＧｅ膜を備えたＨ
ＤＴＭＯＳ（以下、ボックス組成ＳｉＧｅ−ＨＤＴＭＯ
Ｓと呼ぶ）における寄生ダイオードを示す断面図であ
る。
ャネルを有するＤＴＭＯＳにおける寄生ダイオードを示
す断面図、ボックス組成を有するＳｉＧｅ膜を備えたＨ
ＤＴＭＯＳ（以下、ボックス組成ＳｉＧｅ−ＨＤＴＭＯ
Ｓと呼ぶ）における寄生ダイオードを示す断面図であ
る。
【００３３】図１０（ａ）に示すＤＴＭＯＳにおいて
は、ＢＯＸ層の上のＳｉ層において、高濃度のｐ型不純
物を含むソース・ドレインと、高濃度のｎ型不純物を含
むＳｉボディと、低濃度のｎ型不純物を含むＳｉチャネ
ルとが設けられている。
は、ＢＯＸ層の上のＳｉ層において、高濃度のｐ型不純
物を含むソース・ドレインと、高濃度のｎ型不純物を含
むＳｉボディと、低濃度のｎ型不純物を含むＳｉチャネ
ルとが設けられている。
【００３４】ＤＴＭＯＳでは、ゲート電極とチャネル及
びボディとが短絡されており、この状態でゲート電極に
バイアス電圧が印加されると、Ｓｉボディ及びＳｉチャ
ネルにゲートバイアス電圧と同じ大きさの順方向バイア
ス電圧が印加されることになる。これにより、ゲートバ
イアスオフ時には通常のＭＯＳトランジスタと同じ状態
となり、また、ゲートバイアスオン時には、ゲートバイ
アス電圧の増大にともなってボディ領域が順方向にバイ
アスされていくため、しきい値電圧が低下していく。そ
して、図１０（ａ）に示すように、ソース−ドレイン間
に電圧が印加されると、ソース−Ｓｉチャネル間に第１
ダイオードＤ１が生成され、ソース−Ｓｉボディ間に第
２ダイオードＤ２が生成される。
びボディとが短絡されており、この状態でゲート電極に
バイアス電圧が印加されると、Ｓｉボディ及びＳｉチャ
ネルにゲートバイアス電圧と同じ大きさの順方向バイア
ス電圧が印加されることになる。これにより、ゲートバ
イアスオフ時には通常のＭＯＳトランジスタと同じ状態
となり、また、ゲートバイアスオン時には、ゲートバイ
アス電圧の増大にともなってボディ領域が順方向にバイ
アスされていくため、しきい値電圧が低下していく。そ
して、図１０（ａ）に示すように、ソース−ドレイン間
に電圧が印加されると、ソース−Ｓｉチャネル間に第１
ダイオードＤ１が生成され、ソース−Ｓｉボディ間に第
２ダイオードＤ２が生成される。
【００３５】このとき、第１ダイオードＤ１の単位面積
当たりの逆飽和電流密度ＪS1は、下記式（１） Ｊs1＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd-） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ）／Ｎａ） （１） で表される。ただし、ｑは電荷素量、Ｄｐはホールの拡
散定数、Ｄｎは電子の拡散定数、τｐはホールの寿命、
τｎは電子の寿命、ｎi-Siは真性キャリア密度、Ｎd-は
Ｓｉチャネルのドナー濃度、Ｎａはソース・ドレインの
アクセプタ濃度である。式（１）における右辺第１項が
ホールによる電流であり、右辺第２項が電子による電流
である。
当たりの逆飽和電流密度ＪS1は、下記式（１） Ｊs1＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd-） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ）／Ｎａ） （１） で表される。ただし、ｑは電荷素量、Ｄｐはホールの拡
散定数、Ｄｎは電子の拡散定数、τｐはホールの寿命、
τｎは電子の寿命、ｎi-Siは真性キャリア密度、Ｎd-は
Ｓｉチャネルのドナー濃度、Ｎａはソース・ドレインの
アクセプタ濃度である。式（１）における右辺第１項が
ホールによる電流であり、右辺第２項が電子による電流
である。
【００３６】式（１）の右辺第１項に示すホール電流
は、高濃度ｎ層であるＳｉボディに流れることなくドレ
インに流れるので、ほとんど基板電流には寄与しない。
一方、式（１）の右辺第２項に示す電子電流は、Ｓｉボ
ディにも流れるが、Ｓｉ層における真性キャリア密度ｎ
i-Siは小さく、かつ、ソース・ドレインのアクセプタ濃
度Ｎａが大きいので、電子電流は無視しうるほど小さ
い。
は、高濃度ｎ層であるＳｉボディに流れることなくドレ
インに流れるので、ほとんど基板電流には寄与しない。
一方、式（１）の右辺第２項に示す電子電流は、Ｓｉボ
ディにも流れるが、Ｓｉ層における真性キャリア密度ｎ
i-Siは小さく、かつ、ソース・ドレインのアクセプタ濃
度Ｎａが大きいので、電子電流は無視しうるほど小さ
い。
【００３７】一方、第２ダイオードＤ２の単位面積当た
りの逆飽和電流密度Ｊs2は、下記式（２） Ｊs2＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd+） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ／Ｎａ） （２） で表される。ただし、Ｎd+はＳｉボディのドナー濃度、
Ｎａはソース・ドレインのアクセプタ濃度である。式
（２）における右辺第１項がホールによる電流が、右辺
第２項が電子による電流である。
りの逆飽和電流密度Ｊs2は、下記式（２） Ｊs2＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd+） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ／Ｎａ） （２） で表される。ただし、Ｎd+はＳｉボディのドナー濃度、
Ｎａはソース・ドレインのアクセプタ濃度である。式
（２）における右辺第１項がホールによる電流が、右辺
第２項が電子による電流である。
【００３８】このとき、Ｎａ＞Ｎd+であるため、式
（２）の右辺第１項に示すホール電流が支配的である
が、Ｓｉボディの不純物濃度を高くすれば、Ｎd+が大き
くなり、ホール電流を制御することができる。一方、式
（２）の右辺第２項に示す電子電流は、Ｓｉボディにも
流れるが、Ｓｉ層における真性キャリア密度ｎi-Siは小
さく、かつ、ソース・ドレインのアクセプタ濃度が大き
いので、電子電流は無視しうるほど小さい。
（２）の右辺第１項に示すホール電流が支配的である
が、Ｓｉボディの不純物濃度を高くすれば、Ｎd+が大き
くなり、ホール電流を制御することができる。一方、式
（２）の右辺第２項に示す電子電流は、Ｓｉボディにも
流れるが、Ｓｉ層における真性キャリア密度ｎi-Siは小
さく、かつ、ソース・ドレインのアクセプタ濃度が大き
いので、電子電流は無視しうるほど小さい。
【００３９】その結果、Ｓｉチャネルを有するＤＴＭＯ
Ｓにおいては、基板電流（Ｊs1＋ｊs2）全体を低く抑制
することは可能である。
Ｓにおいては、基板電流（Ｊs1＋ｊs2）全体を低く抑制
することは可能である。
【００４０】それに対し、図１０（ｂ）に示すように、
均一組成ＳｉＧｅ−ＨＤＴＭＯＳの場合、ソース−ドレ
イン間に電圧が印加されると、ソース−ＳｉＧｅチャネ
ル間に第１ダイオードＤ１が生成され、ソース−Ｓｉボ
ディ間に第２ダイオードＤ２が生成される。
均一組成ＳｉＧｅ−ＨＤＴＭＯＳの場合、ソース−ドレ
イン間に電圧が印加されると、ソース−ＳｉＧｅチャネ
ル間に第１ダイオードＤ１が生成され、ソース−Ｓｉボ
ディ間に第２ダイオードＤ２が生成される。
【００４１】このとき、第１ダイオードＤ１の単位面積
当たりの逆飽和電流密度Ｊs1は、下記式（３） Ｊs1＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-SiGe 2 ／Ｎd-） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-SiGe 2 ／Ｎａ） （３） で表される。ただし、Ｎd-はＳｉＧｅチャネルのドナー
濃度、Ｎａはソース・ドレインのアクセプタ濃度であ
る。式（３）における右辺第１項がホールによる電流で
あり、右辺第２項が電子による電流である。
当たりの逆飽和電流密度Ｊs1は、下記式（３） Ｊs1＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-SiGe 2 ／Ｎd-） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-SiGe 2 ／Ｎａ） （３） で表される。ただし、Ｎd-はＳｉＧｅチャネルのドナー
濃度、Ｎａはソース・ドレインのアクセプタ濃度であ
る。式（３）における右辺第１項がホールによる電流で
あり、右辺第２項が電子による電流である。
【００４２】式（３）の右辺第１項に示す第１ダイオー
ドＤ１に流れるホール電流は、ほとんど高濃度ｎ層であ
るＳｉボディに流れることなくドレインに流れるので、
基板電流には寄与しない。一方、式（３）の右辺第２項
に示す第１ダイオードＤ１に流れる電子電流は、Ｓｉボ
ディにも流れるが、ＳｉＧｅ層における真性キャリア密
度ｎi-SiGeはＳｉ層に比べるとかなり大きく、電子電流
を無視できない。
ドＤ１に流れるホール電流は、ほとんど高濃度ｎ層であ
るＳｉボディに流れることなくドレインに流れるので、
基板電流には寄与しない。一方、式（３）の右辺第２項
に示す第１ダイオードＤ１に流れる電子電流は、Ｓｉボ
ディにも流れるが、ＳｉＧｅ層における真性キャリア密
度ｎi-SiGeはＳｉ層に比べるとかなり大きく、電子電流
を無視できない。
【００４３】一方、第２ダイオードＤ２の単位面積当た
りの逆飽和電流密度Ｊs2は、下記式（４） Ｊs2＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd+） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ／Ｎａ） （４） で表される。ただし、Ｎd+はＳｉボディのドナー濃度、
Ｎａはソース・ドレインのアクセプタ濃度である。式
（４）における右辺第１項がホールによる電流であり、
右辺第２項が電子による電流である。
りの逆飽和電流密度Ｊs2は、下記式（４） Ｊs2＝ｑ｛√（Ｄｐ／τｐ）｝（ｎi-Si 2 ／Ｎd+） ＋ｑ｛√（Ｄｎ／τｎ）｝（ｎi-Si 2 ／Ｎａ） （４） で表される。ただし、Ｎd+はＳｉボディのドナー濃度、
Ｎａはソース・ドレインのアクセプタ濃度である。式
（４）における右辺第１項がホールによる電流であり、
右辺第２項が電子による電流である。
【００４４】このとき、Ｎａ＞Ｎd+であるために、式
（４）の右辺第１項に示すホール電流が支配的である
が、Ｓｉボディの不純物濃度を高くすれば、Ｎd+が大き
くなり、ホール電流を制御することができる。一方、式
（４）の右辺第２項に示す電子電流は、Ｓｉボディにも
流れるが、Ｓｉ層における真性キャリア密度ｎi-Siは小
さく、かつ、ソース・ドレインのアクセプタ濃度が大き
いので、電子電流は無視しうるほど小さい。
（４）の右辺第１項に示すホール電流が支配的である
が、Ｓｉボディの不純物濃度を高くすれば、Ｎd+が大き
くなり、ホール電流を制御することができる。一方、式
（４）の右辺第２項に示す電子電流は、Ｓｉボディにも
流れるが、Ｓｉ層における真性キャリア密度ｎi-Siは小
さく、かつ、ソース・ドレインのアクセプタ濃度が大き
いので、電子電流は無視しうるほど小さい。
【００４５】以上により、ＳｉＧｅチャネルを有するＳ
ｉＧｅ−ＤＴＭＯＳにおいて、式（３）における電子電
流を抑制できないために、基板電流（Ｊs1＋Ｊs2）全体
を低く抑制することが困難となる。
ｉＧｅ−ＤＴＭＯＳにおいて、式（３）における電子電
流を抑制できないために、基板電流（Ｊs1＋Ｊs2）全体
を低く抑制することが困難となる。
【００４６】Ｓｉチャネルを有する一般的なＤＴＭＯＳ
に比べ、本発明のＳｉＧｅチャネルを有するＳｉＧｅ−
ＤＴＭＯＳは、チャネル層であるＳｉＧｅ層のバンドギ
ャップは、Ｇｅを３０％とすることで、Ｓｉに比べ約２
２０ｍｅＶ程度小さくなり、そのバンドギャップの差は
ホールの閉じ込めに有利な価電子帯にヘテロ障壁として
現れるため、低しきい値が実現できる。
に比べ、本発明のＳｉＧｅチャネルを有するＳｉＧｅ−
ＤＴＭＯＳは、チャネル層であるＳｉＧｅ層のバンドギ
ャップは、Ｇｅを３０％とすることで、Ｓｉに比べ約２
２０ｍｅＶ程度小さくなり、そのバンドギャップの差は
ホールの閉じ込めに有利な価電子帯にヘテロ障壁として
現れるため、低しきい値が実現できる。
【００４７】しかしながら、上述のように、このような
ボックス組成タイプのヘテロ構造ＤＴＭＯＳの場合、Ｇ
ｅ組成率を高くすると、基板電流のうち電子電流による
成分を低減することが困難になる。
ボックス組成タイプのヘテロ構造ＤＴＭＯＳの場合、Ｇ
ｅ組成率を高くすると、基板電流のうち電子電流による
成分を低減することが困難になる。
【００４８】図１１は、ボックス組成ＳｉＧｅ−ＨＤＴ
ＭＯＳについて、ボディ領域の不純物濃度を変化させた
時のドレイン電流Ｉｄおよび基板電流Ｉｂのゲートバイ
アス依存性をシミュレーションした結果を示す図であ
る。このシミュレーションは、Ｓｉバッファ層の厚さを
１０ｎｍ、ＳｉＧｅ膜の厚さを１５ｎｍ、Ｓｉキャップ
層の厚さを５ｎｍ、ゲート酸化膜の厚さを６ｎｍとし
て、ＳｉＧｅチャネル層のＧｅ組成を一定の３０％、チ
ャネル長を０．３μｍとしている。つまり、各層の厚さ
及びチャネル層を本実施形態の傾斜組成ＳｉＧｅ−ＨＤ
ＴＭＯＳと同じとしている。図１１に示すように、ボデ
ィ領域の不純物濃度が変化しても、電子電流のゲートバ
イアス依存特性は、ほとんど変化していない。一方、ボ
ディ領域の不純物濃度が高くなると、正孔電流が全体的
に減少している。すなわち、ソース領域の不純物濃度が
１ｘ１０20atoms ・ｃｍ-3程度の高濃度であることか
ら、本来、ソース−ボディ間の第２ダイオードＤ２に流
れる電流は正孔電流が支配的である。そのため、ボディ
領域の不純物濃度を高くすることで正孔電流を抑制する
ことができるのである。
ＭＯＳについて、ボディ領域の不純物濃度を変化させた
時のドレイン電流Ｉｄおよび基板電流Ｉｂのゲートバイ
アス依存性をシミュレーションした結果を示す図であ
る。このシミュレーションは、Ｓｉバッファ層の厚さを
１０ｎｍ、ＳｉＧｅ膜の厚さを１５ｎｍ、Ｓｉキャップ
層の厚さを５ｎｍ、ゲート酸化膜の厚さを６ｎｍとし
て、ＳｉＧｅチャネル層のＧｅ組成を一定の３０％、チ
ャネル長を０．３μｍとしている。つまり、各層の厚さ
及びチャネル層を本実施形態の傾斜組成ＳｉＧｅ−ＨＤ
ＴＭＯＳと同じとしている。図１１に示すように、ボデ
ィ領域の不純物濃度が変化しても、電子電流のゲートバ
イアス依存特性は、ほとんど変化していない。一方、ボ
ディ領域の不純物濃度が高くなると、正孔電流が全体的
に減少している。すなわち、ソース領域の不純物濃度が
１ｘ１０20atoms ・ｃｍ-3程度の高濃度であることか
ら、本来、ソース−ボディ間の第２ダイオードＤ２に流
れる電流は正孔電流が支配的である。そのため、ボディ
領域の不純物濃度を高くすることで正孔電流を抑制する
ことができるのである。
【００４９】ところが、ボディ領域の不純物濃度が変化
しても基板電流のうち電子電流のゲートバイアス依存特
性はほとんど変化していないことから、電子電流により
基板電流の下限が決定され、この下限値以下まで基板電
流を低減することができない。このように、ボックス組
成ＳｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域の不純物濃
度が１ｘ１０18atoms ・ｃｍ-3を超えると、電子電流が
支配的となり、ボディ領域の不純物濃度を高めても基板
電流を抑制することができなくなる。その結果、動作電
圧範囲の拡大にも限界がある。
しても基板電流のうち電子電流のゲートバイアス依存特
性はほとんど変化していないことから、電子電流により
基板電流の下限が決定され、この下限値以下まで基板電
流を低減することができない。このように、ボックス組
成ＳｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域の不純物濃
度が１ｘ１０18atoms ・ｃｍ-3を超えると、電子電流が
支配的となり、ボディ領域の不純物濃度を高めても基板
電流を抑制することができなくなる。その結果、動作電
圧範囲の拡大にも限界がある。
【００５０】図１２は、ＳｉＧｅの真性キャリア密度の
Ｇｅ組成率依存性を示す図である。同図に示すように、
Ｇｅ組成率が３０％であるＳｉＧｅの真性キャリア密度
は、Ｓｉの約１０倍に達している。そのために、上述の
ように式（３）の右辺第２項の成分，つまり基板電流の
うちの電子電流の成分を有効に低減することが困難にな
る。
Ｇｅ組成率依存性を示す図である。同図に示すように、
Ｇｅ組成率が３０％であるＳｉＧｅの真性キャリア密度
は、Ｓｉの約１０倍に達している。そのために、上述の
ように式（３）の右辺第２項の成分，つまり基板電流の
うちの電子電流の成分を有効に低減することが困難にな
る。
【００５１】それに対し、本実施形態のＳｉＧｅ−ＨＤ
ＴＭＯＳにおいては、ＳｉＧチャネル領域２４が傾斜組
成を有していることで、ピーク濃度を３０％とすると、
平均的なＧｅ組成率は１５％程度になる。その場合、図
１２からわかるように、チャネル領域の平均的真性キャ
リア密度ｎi-SiGeはＳｉの２．５倍程度しか上昇しない
ので、式（３）における電子電流は無視しうる程度に抑
制される。ただし、傾斜組成にすることによって、しき
い値電圧がＳｉ−ＤＭＯＳ程度に上昇しては、ヘテロ接
合を設けた意味がなくなる。
ＴＭＯＳにおいては、ＳｉＧチャネル領域２４が傾斜組
成を有していることで、ピーク濃度を３０％とすると、
平均的なＧｅ組成率は１５％程度になる。その場合、図
１２からわかるように、チャネル領域の平均的真性キャ
リア密度ｎi-SiGeはＳｉの２．５倍程度しか上昇しない
ので、式（３）における電子電流は無視しうる程度に抑
制される。ただし、傾斜組成にすることによって、しき
い値電圧がＳｉ−ＤＭＯＳ程度に上昇しては、ヘテロ接
合を設けた意味がなくなる。
【００５２】図２は、本実施形態の傾斜組成ＳｉＧｅ−
ＨＤＴＭＯＳのソース領域のバンド構造を示す断面図で
ある。ＳｉＧｅ膜に傾斜組成を導入することで、同図の
左側に示すビルトインポテンシャル状態においては、Ｓ
ｉ1-x Ｇｅx 膜１４のうちソース領域２０ａの伝導帯ポ
テンシャル井戸の形状は、Ｓｉバッファ層１３側で浅
く、Ｓｉキャップ層１５側で深い形状となる。そして、
ＳｉＧｅ−ＨＤＴＭＯＳのｐチャネルはＳｉＧｅチャネ
ル領域２４のうちＳｉキャップ領域２５に接する領域付
近に形成されるので、この付近のＧｅ組成率が３０％で
あれば、Ｇｅ組成率が３０％である均一組成のＳｉＧｅ
チャネルとほぼ同等の低しきい値電圧を確保することが
できる。
ＨＤＴＭＯＳのソース領域のバンド構造を示す断面図で
ある。ＳｉＧｅ膜に傾斜組成を導入することで、同図の
左側に示すビルトインポテンシャル状態においては、Ｓ
ｉ1-x Ｇｅx 膜１４のうちソース領域２０ａの伝導帯ポ
テンシャル井戸の形状は、Ｓｉバッファ層１３側で浅
く、Ｓｉキャップ層１５側で深い形状となる。そして、
ＳｉＧｅ−ＨＤＴＭＯＳのｐチャネルはＳｉＧｅチャネ
ル領域２４のうちＳｉキャップ領域２５に接する領域付
近に形成されるので、この付近のＧｅ組成率が３０％で
あれば、Ｇｅ組成率が３０％である均一組成のＳｉＧｅ
チャネルとほぼ同等の低しきい値電圧を確保することが
できる。
【００５３】したがって、傾斜組成のＳｉＧｅチャネル
領域２４を設けることにより、低しきい値というＨＤＴ
ＭＯＳの利点を活かしつつ、基板電流を小さく抑制する
ことが可能になり、よって、動作可能範囲の拡大を図る
ことができる。
領域２４を設けることにより、低しきい値というＨＤＴ
ＭＯＳの利点を活かしつつ、基板電流を小さく抑制する
ことが可能になり、よって、動作可能範囲の拡大を図る
ことができる。
【００５４】−基板電流の抑制効果のもう１つの考え方
− 図１３は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳの構造
と電子の振る舞いとを示す断面図である。図１３に示す
ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおいては、ソー
ス領域では、不純物濃度が１ｘ１０20atoms ・ｃｍ-3の
高濃度に設定されているため、Ｓｉキャップ、ＳｉＧｅ
チャネル、及びＳｉボディのフェルミレベルが揃うこと
により、伝導帯側に擬似的なポテンシャル井戸が生じ
る。ＳｉボディとＳｉＧｅチャネルとはいずれもｎ型層
であり、Ｓｉボディの方が高濃度のｎ型不純物を含んで
いることから、ＳｉボディからＳｉＧｅチャネルに電子
が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャ
ネルは低濃度のｎ型領域であり、ソースは高濃度のｐ型
領域であるので、この間にＰＮ接合部が形成されてい
て、第１ダイオードＤ１が存在している。したがって、
Ｓｉボディからボディ・ソース間の順方向電圧により、
ＳｉボディからＳｉＧｅチャネルに電子が流れ、この電
子がソースに引き抜かれていることも考えられる。
− 図１３は、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳの構造
と電子の振る舞いとを示す断面図である。図１３に示す
ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおいては、ソー
ス領域では、不純物濃度が１ｘ１０20atoms ・ｃｍ-3の
高濃度に設定されているため、Ｓｉキャップ、ＳｉＧｅ
チャネル、及びＳｉボディのフェルミレベルが揃うこと
により、伝導帯側に擬似的なポテンシャル井戸が生じ
る。ＳｉボディとＳｉＧｅチャネルとはいずれもｎ型層
であり、Ｓｉボディの方が高濃度のｎ型不純物を含んで
いることから、ＳｉボディからＳｉＧｅチャネルに電子
が容易に流れる。一方、ＳｉＧｅ膜のうちＳｉＧｅチャ
ネルは低濃度のｎ型領域であり、ソースは高濃度のｐ型
領域であるので、この間にＰＮ接合部が形成されてい
て、第１ダイオードＤ１が存在している。したがって、
Ｓｉボディからボディ・ソース間の順方向電圧により、
ＳｉボディからＳｉＧｅチャネルに電子が流れ、この電
子がソースに引き抜かれていることも考えられる。
【００５５】それに対し、図２に示すように、本実施形
態のＳｉＧｅＨＤＴＭＯＳにおいては、Ｓｉ1-x Ｇｅx
膜１４のうちソース領域２０ａの伝導帯ポテンシャル井
戸の形状は、Ｓｉバッファ層１３側で浅く、Ｓｉキャッ
プ層１５側で深い形状となる。そして、ボディ領域の電
子はポテンシャルの井戸の深い部分に流れ込もうとする
が、大量の電子が存在しているｎ型ボディ領域から、ポ
テンシャル井戸の深い部分までの距離が離れるため、電
子の引き抜きが生じ難い。つまり、図２の右側に示すよ
うに、ゲート電極１７を通過する縦断面図における伝導
帯端において、ビルトインポテンシャルによって、伝導
帯端のバンドが曲げられていることから、ｎ--Ｓｉ領域
２３から遠ざかるほど電子の移動に対する障害が大きく
なることが電電流の低減に寄与しているとも考えられ
る。このように、電子電流が低減すること、これによ
り、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおける下限
よりもさらに基板電流が低減することになる。
態のＳｉＧｅＨＤＴＭＯＳにおいては、Ｓｉ1-x Ｇｅx
膜１４のうちソース領域２０ａの伝導帯ポテンシャル井
戸の形状は、Ｓｉバッファ層１３側で浅く、Ｓｉキャッ
プ層１５側で深い形状となる。そして、ボディ領域の電
子はポテンシャルの井戸の深い部分に流れ込もうとする
が、大量の電子が存在しているｎ型ボディ領域から、ポ
テンシャル井戸の深い部分までの距離が離れるため、電
子の引き抜きが生じ難い。つまり、図２の右側に示すよ
うに、ゲート電極１７を通過する縦断面図における伝導
帯端において、ビルトインポテンシャルによって、伝導
帯端のバンドが曲げられていることから、ｎ--Ｓｉ領域
２３から遠ざかるほど電子の移動に対する障害が大きく
なることが電電流の低減に寄与しているとも考えられ
る。このように、電子電流が低減すること、これによ
り、ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳにおける下限
よりもさらに基板電流が低減することになる。
【００５６】電子電流の低減作用が上述の２つの作用の
いずれが主であるかはまだ確定していないが、本実施形
態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより以下の効果
が得られる。
いずれが主であるかはまだ確定していないが、本実施形
態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより以下の効果
が得られる。
【００５７】図３は、ボックス組成ＳｉＧｅ−ＨＤＴＭ
ＯＳと傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖ
ｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性をシミュレーションし
た結果を示す図である。図３に示すように、傾斜組成Ｓ
ｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域における不純物
濃度を高くして正孔電流を低減することができ、かつ、
電子電流を低減することができる結果、正孔と電子とに
よる基板電流全体を１桁程度低減することができること
が確認されている。一方、ボックス組成ＳｉＧｅ−ＨＤ
ＴＭＯＳに比べ、ドレイン電流Ｉｄはそれほど低減して
いない。
ＯＳと傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖ
ｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性をシミュレーションし
た結果を示す図である。図３に示すように、傾斜組成Ｓ
ｉＧｅ−ＨＤＴＭＯＳでは、ボディ領域における不純物
濃度を高くして正孔電流を低減することができ、かつ、
電子電流を低減することができる結果、正孔と電子とに
よる基板電流全体を１桁程度低減することができること
が確認されている。一方、ボックス組成ＳｉＧｅ−ＨＤ
ＴＭＯＳに比べ、ドレイン電流Ｉｄはそれほど低減して
いない。
【００５８】このように、その効果が得られる理由につ
いては、上述のように２つの作用が考えられるが、本実
施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより、基板
電流が抑制される結果、動作電圧範囲が０．０５Ｖ〜
０．０８Ｖ程度に拡大していることが確認されている。
いては、上述のように２つの作用が考えられるが、本実
施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳにより、基板
電流が抑制される結果、動作電圧範囲が０．０５Ｖ〜
０．０８Ｖ程度に拡大していることが確認されている。
【００５９】本実施形態では、Ｓｉ／ＳｉＧｅ／Ｓｉヘ
テロ構造を有するＨＤＴＭＯＳを例にあげて説明した
が、他の半導体材料についても、同様のことが言える。
テロ構造を有するＨＤＴＭＯＳを例にあげて説明した
が、他の半導体材料についても、同様のことが言える。
【００６０】なお、本実施形態においては、半導体層の
下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形
成したＳｉＧｅ−ＨＤＴＭＯＳについて説明したが、本
発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板としてバ
ルクシリコン基板などのバルク基板を用いた場合にも、
本実施形態と同様の効果を発揮することができる。
下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形
成したＳｉＧｅ−ＨＤＴＭＯＳについて説明したが、本
発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板としてバ
ルクシリコン基板などのバルク基板を用いた場合にも、
本実施形態と同様の効果を発揮することができる。
【００６１】また、本実施形態におけるＳｉＧｅチャネ
ル領域２４に代えて、微量のＣ（例えば０．０２〜１．
０％）を含み傾斜Ｇｅ組成率を有するＳｉＧｅＣチャネ
ル領域を設けてもよい。その場合にも、傾斜組成ＳｉＧ
ｅＣチャネル領域を有することにより、低しきい値を維
持しつつ、基板電流の電流成分を低く抑制することが可
能になるので、本実施形態と同じ効果を発揮することが
できる。
ル領域２４に代えて、微量のＣ（例えば０．０２〜１．
０％）を含み傾斜Ｇｅ組成率を有するＳｉＧｅＣチャネ
ル領域を設けてもよい。その場合にも、傾斜組成ＳｉＧ
ｅＣチャネル領域を有することにより、低しきい値を維
持しつつ、基板電流の電流成分を低く抑制することが可
能になるので、本実施形態と同じ効果を発揮することが
できる。
【００６２】（第２の実施形態）
第２の実施形態では、チャネル領域を構成する材料とし
て傾斜組成を有するＳｉＣを用い、Ｓｉ／ＳｉＣヘテロ
接合を利用したＨＤＴＭＯＳ（以下、傾斜組成ＳｉＣ−
ＨＤＴＭＯＳという）の実施形態について説明する。
て傾斜組成を有するＳｉＣを用い、Ｓｉ／ＳｉＣヘテロ
接合を利用したＨＤＴＭＯＳ（以下、傾斜組成ＳｉＣ−
ＨＤＴＭＯＳという）の実施形態について説明する。
【００６３】図４は、本実施形態のｎチャネル型傾斜Ｓ
ｉＣ−ＨＤＴＭＯＳの構造を模式的に示す断面図であ
る。図４に示すように、本実施形態の傾斜ＳｉＣ−ＨＤ
ＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ基板に酸素イ
オンを注入するなどの方法に形成された厚み約１００ｎ
ｍの埋め込み酸化膜５１と、埋め込み酸化膜５１の上に
設けられた半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上
部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長された厚み約１０ｎｍのＳ
ｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ
−ＣＶＤ法によりエピタキシャル成長された厚み約１５
ｎｍのＳｉ1-y Ｃy 膜５４と、Ｓｉ1-y Ｃy 膜５４の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚
み約５ｎｍのＳｉキャップ層５５とから構成されてい
る。
ｉＣ−ＨＤＴＭＯＳの構造を模式的に示す断面図であ
る。図４に示すように、本実施形態の傾斜ＳｉＣ−ＨＤ
ＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ基板に酸素イ
オンを注入するなどの方法に形成された厚み約１００ｎ
ｍの埋め込み酸化膜５１と、埋め込み酸化膜５１の上に
設けられた半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上
部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長された厚み約１０ｎｍのＳ
ｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ
−ＣＶＤ法によりエピタキシャル成長された厚み約１５
ｎｍのＳｉ1-y Ｃy 膜５４と、Ｓｉ1-y Ｃy 膜５４の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された厚
み約５ｎｍのＳｉキャップ層５５とから構成されてい
る。
【００６４】さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層
５５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜５６と、ゲート絶縁膜５６の上に設
けられたゲート電極５７とを備えている。そして、半導
体８０，つまり上部Ｓｉ膜５２，Ｓｉバッファ層５３，
Ｓｉ1-y Ｃy 膜５４及びＳｉキャップ層５５のうちゲー
ト電極５７の両側方に位置する領域には高濃度のｎ型不
純物を含むソース領域６０ａ及びドレイン領域６０ｂが
設けられている。また、上部Ｓｉ膜５２のうちソース領
域６０ａとドレイン領域６０ｂとの間の領域は、高濃度
のｐ型不純物を含むＳｉボディ領域６２となっており、
Ｓｉバッファ層５３のうちＳｉボディ領域６２の直上に
位置する領域は、低濃度のｐ型不純物を含むｐ--Ｓｉ領
域６３となっている。そして、Ｓｉ1-y Ｃy 膜５４のう
ちソース領域６０ａとドレイン領域６０ｂとの間の領域
は、比較的低濃度のｐ型不純物を含むＳｉＣチャネル領
域６４となっており、Ｓｉ膜５５のうちゲート絶縁膜５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ領域６５となっている。また、ゲート電極５
７とＳｉボディ領域６２とを電気的に接続する導体部材
であるコンタクト６６（図１（ｃ）に示す断面構造と同
じ断面構造を有している）が設けられている。なお、チ
ャネル長は、約０．３μｍである。
５５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜５６と、ゲート絶縁膜５６の上に設
けられたゲート電極５７とを備えている。そして、半導
体８０，つまり上部Ｓｉ膜５２，Ｓｉバッファ層５３，
Ｓｉ1-y Ｃy 膜５４及びＳｉキャップ層５５のうちゲー
ト電極５７の両側方に位置する領域には高濃度のｎ型不
純物を含むソース領域６０ａ及びドレイン領域６０ｂが
設けられている。また、上部Ｓｉ膜５２のうちソース領
域６０ａとドレイン領域６０ｂとの間の領域は、高濃度
のｐ型不純物を含むＳｉボディ領域６２となっており、
Ｓｉバッファ層５３のうちＳｉボディ領域６２の直上に
位置する領域は、低濃度のｐ型不純物を含むｐ--Ｓｉ領
域６３となっている。そして、Ｓｉ1-y Ｃy 膜５４のう
ちソース領域６０ａとドレイン領域６０ｂとの間の領域
は、比較的低濃度のｐ型不純物を含むＳｉＣチャネル領
域６４となっており、Ｓｉ膜５５のうちゲート絶縁膜５
６の直下に位置する領域は低濃度のｐ型不純物を含むＳ
ｉキャップ領域６５となっている。また、ゲート電極５
７とＳｉボディ領域６２とを電気的に接続する導体部材
であるコンタクト６６（図１（ｃ）に示す断面構造と同
じ断面構造を有している）が設けられている。なお、チ
ャネル長は、約０．３μｍである。
【００６５】ここで、本実施形態の特徴は、図４の左図
に示すように、Ｓｉ1-y Ｃy 膜５４のＣ組成比ｙが、Ｓ
ｉバッファ層５３からＳｉキャップ層５５に向かって、
ｙ＝０からｙ＝０．０３まで連続的に変化する傾斜組成
となっている点である。
に示すように、Ｓｉ1-y Ｃy 膜５４のＣ組成比ｙが、Ｓ
ｉバッファ層５３からＳｉキャップ層５５に向かって、
ｙ＝０からｙ＝０．０３まで連続的に変化する傾斜組成
となっている点である。
【００６６】そして、上部Ｓｉ膜５２には、結晶成長前
にあらかじめイオン注入によりｐ型不純物がドープされ
ている。Ｓｉバッファ層５３，Ｓｉ1-y Ｃy 膜５４及び
Ｓｉキャップ層５５には、ＵＨＶ−ＣＶＤ法により順次
積層される際、in-situ ドープにより、ｐ型不純物（例
えばボロン）が５ｘ１０16atoms ・ｃｍ-3程度にドープ
されている。Ｓｉ1-y Ｃy 膜５４のバンドギャップは、
Ｃ組成が連続的に変化していることにより、Ｓｉキャプ
層５５と接する境界部でＳｉのバンドギャップに比べ約
２２０ｍｅＶ程度小さくなっている。このバンドギャッ
プの差は、ほとんど価電子帯におけるバンドオフセット
（ヘテロ障壁）として現れ、このヘテロ障壁にホールを
閉じ込めるためのポテンシャル井戸が形成される。
にあらかじめイオン注入によりｐ型不純物がドープされ
ている。Ｓｉバッファ層５３，Ｓｉ1-y Ｃy 膜５４及び
Ｓｉキャップ層５５には、ＵＨＶ−ＣＶＤ法により順次
積層される際、in-situ ドープにより、ｐ型不純物（例
えばボロン）が５ｘ１０16atoms ・ｃｍ-3程度にドープ
されている。Ｓｉ1-y Ｃy 膜５４のバンドギャップは、
Ｃ組成が連続的に変化していることにより、Ｓｉキャプ
層５５と接する境界部でＳｉのバンドギャップに比べ約
２２０ｍｅＶ程度小さくなっている。このバンドギャッ
プの差は、ほとんど価電子帯におけるバンドオフセット
（ヘテロ障壁）として現れ、このヘテロ障壁にホールを
閉じ込めるためのポテンシャル井戸が形成される。
【００６７】ここで、Ｓｉ1-y Ｃy 膜におけるＣ組成比
は、０＜ｙ≦０．０３の範囲内にあることが好ましい。
は、０＜ｙ≦０．０３の範囲内にあることが好ましい。
【００６８】−Ｓｉ1-y Ｃy 膜の構造と基板電流との関
係− ここで、本実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯＳ
と、傾斜組成を有しない（ボックス組成）のＨＤＴＭＯ
Ｓとの基板電流の相違について説明する。
係− ここで、本実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯＳ
と、傾斜組成を有しない（ボックス組成）のＨＤＴＭＯ
Ｓとの基板電流の相違について説明する。
【００６９】図１０（ａ），（ｂ）に基づく説明を導電
型を逆にして適用すると容易に理解できるように、ｎチ
ャネル型ＨＤＴＭＯＳにおいては、式（３），（４）の
導電型を逆にした式が得られる。そして、式（３）の右
辺第１項に相当する成分が電子電流となり、式（３）の
右辺第２項に相当する成分が正孔電流を表すことにな
る。そして、ボックス組成を有するＳｉＣ膜を備えたＨ
ＤＴＭＯＳ（以下、ボックス組成Ｓｉ−ＨＤＴＭＯＳと
呼ぶ）、Ｃ組成率を高くしないと低しきい値電圧を実現
することができないので、Ｓｉ1-y Ｃy 膜のＣ組成率を
高くすることになる。ところが、Ｓｉ1-y Ｃy 膜のＣ組
成率を高くすると、バンドギャップが狭くなることか
ら、図１２に示すと同様に、ＳｉＣチャネルの真性キャ
リア密度が高くなり、式（３）の右辺第２項に相当する
成分である正孔電流が無視できない程度に大きくなる。
型を逆にして適用すると容易に理解できるように、ｎチ
ャネル型ＨＤＴＭＯＳにおいては、式（３），（４）の
導電型を逆にした式が得られる。そして、式（３）の右
辺第１項に相当する成分が電子電流となり、式（３）の
右辺第２項に相当する成分が正孔電流を表すことにな
る。そして、ボックス組成を有するＳｉＣ膜を備えたＨ
ＤＴＭＯＳ（以下、ボックス組成Ｓｉ−ＨＤＴＭＯＳと
呼ぶ）、Ｃ組成率を高くしないと低しきい値電圧を実現
することができないので、Ｓｉ1-y Ｃy 膜のＣ組成率を
高くすることになる。ところが、Ｓｉ1-y Ｃy 膜のＣ組
成率を高くすると、バンドギャップが狭くなることか
ら、図１２に示すと同様に、ＳｉＣチャネルの真性キャ
リア密度が高くなり、式（３）の右辺第２項に相当する
成分である正孔電流が無視できない程度に大きくなる。
【００７０】それに対し、本実施形態のＳｉＣ−ＨＤＴ
ＭＯＳによると、ＳｉＣチャネル領域６４が傾斜組成を
有しているので、平均的なＣ組成率を低くしても（例え
ば０．７％程度）、Ｃ組成率のピーク濃度を高くするこ
とができるので（例えば１．４％）、正孔電流を抑制す
ることができる。すなわち、本実施形態のＳｉＣ−ＨＤ
ＴＭＯＳにより、低しきい値を実現しつつ、基板電流の
抑制を図ることができ、よって動作可能範囲の拡大を図
ることができる。
ＭＯＳによると、ＳｉＣチャネル領域６４が傾斜組成を
有しているので、平均的なＣ組成率を低くしても（例え
ば０．７％程度）、Ｃ組成率のピーク濃度を高くするこ
とができるので（例えば１．４％）、正孔電流を抑制す
ることができる。すなわち、本実施形態のＳｉＣ−ＨＤ
ＴＭＯＳにより、低しきい値を実現しつつ、基板電流の
抑制を図ることができ、よって動作可能範囲の拡大を図
ることができる。
【００７１】また、上述の効果は、以下の作用によるも
のと考えることも可能である。ボックス組成ＳｉＣ−Ｈ
ＤＴＭＯＳにおいては、ソース領域では、不純物濃度が
１ｘ１０20atoms ・ｃｍ-3の高濃度に設定されているた
め、Ｓｉキャップ、ＳｉＣチャネル、及びＳｉボディの
フェルミレベルが揃うことにより、伝導帯側に擬似的な
ポテンシャル井戸が生じる。ＳｉボディとＳｉＣチャネ
ルとはいずれもｐ型層であり、Ｓｉボディの方が高濃度
のｐ型不純物を含んでいることから、ＳｉボディからＳ
ｉＧｅチャネルに正孔が容易に流れる。一方、ＳｉＧｅ
膜のうちＳｉＧｅチャネル領域は低濃度のｐ型領域であ
り、ソース領域は高濃度のｎ型領域であるので、この間
でＰＮ接合部が形成されている。つまり、ＳｉＧｅ膜の
うちソース領域に形成されているポテンシャル井戸の底
部と、ＳｉＧｅチャネル領域の伝導帯端との間にはあま
りポテンシャル差がない。したがって、ボディ・ソース
間の順方向電圧により、ＳｉＧｅチャネル領域からソー
ス領域に電子が引き抜かれる可能性がある。
のと考えることも可能である。ボックス組成ＳｉＣ−Ｈ
ＤＴＭＯＳにおいては、ソース領域では、不純物濃度が
１ｘ１０20atoms ・ｃｍ-3の高濃度に設定されているた
め、Ｓｉキャップ、ＳｉＣチャネル、及びＳｉボディの
フェルミレベルが揃うことにより、伝導帯側に擬似的な
ポテンシャル井戸が生じる。ＳｉボディとＳｉＣチャネ
ルとはいずれもｐ型層であり、Ｓｉボディの方が高濃度
のｐ型不純物を含んでいることから、ＳｉボディからＳ
ｉＧｅチャネルに正孔が容易に流れる。一方、ＳｉＧｅ
膜のうちＳｉＧｅチャネル領域は低濃度のｐ型領域であ
り、ソース領域は高濃度のｎ型領域であるので、この間
でＰＮ接合部が形成されている。つまり、ＳｉＧｅ膜の
うちソース領域に形成されているポテンシャル井戸の底
部と、ＳｉＧｅチャネル領域の伝導帯端との間にはあま
りポテンシャル差がない。したがって、ボディ・ソース
間の順方向電圧により、ＳｉＧｅチャネル領域からソー
ス領域に電子が引き抜かれる可能性がある。
【００７２】図５は、本実施形態の傾斜組成ＳｉＣ−Ｈ
ＤＴＭＯＳのソース領域のバンド構造と電子の振る舞い
を示す断面図である。ＳｉＣ膜に傾斜組成を導入するこ
とで、同図の左側に示すように、Ｓｉ1-y Ｃy 膜５４の
うちソース領域６０ａの伝導帯ポテンシャル井戸の形状
は、Ｓｉバッファ層５３側で浅く、Ｓｉキャップ層５５
側で深い形状となる。そして、ボディ領域の正孔はポテ
ンシャルの井戸の深い部分に流れ込もうとするが、大量
の正孔が存在しているｐ型ボディ領域から、ポテンシャ
ル井戸の深い部分までの距離が離れるため（ＳｉＣチャ
ネル層とＳｉバッファ層との膜厚の和である２５ｎｍ程
度離れている）、正孔の引き抜きが生じ難くなったもの
と考えることもできる。そして、正孔電流が低減するこ
とにより、ボックス組成ＳｉＣ−ＨＤＴＭＯＳにおける
下限よりもさらに基板電流を低減することができる。
ＤＴＭＯＳのソース領域のバンド構造と電子の振る舞い
を示す断面図である。ＳｉＣ膜に傾斜組成を導入するこ
とで、同図の左側に示すように、Ｓｉ1-y Ｃy 膜５４の
うちソース領域６０ａの伝導帯ポテンシャル井戸の形状
は、Ｓｉバッファ層５３側で浅く、Ｓｉキャップ層５５
側で深い形状となる。そして、ボディ領域の正孔はポテ
ンシャルの井戸の深い部分に流れ込もうとするが、大量
の正孔が存在しているｐ型ボディ領域から、ポテンシャ
ル井戸の深い部分までの距離が離れるため（ＳｉＣチャ
ネル層とＳｉバッファ層との膜厚の和である２５ｎｍ程
度離れている）、正孔の引き抜きが生じ難くなったもの
と考えることもできる。そして、正孔電流が低減するこ
とにより、ボックス組成ＳｉＣ−ＨＤＴＭＯＳにおける
下限よりもさらに基板電流を低減することができる。
【００７３】以上のように、本実施形態のＳｉＣ−ＨＤ
ＴＭＯＳにより、傾斜組成型ＳｉＣチャネルを導入する
ことで、正孔電流が抑制され、動作電圧範囲を拡大する
ことができる。
ＴＭＯＳにより、傾斜組成型ＳｉＣチャネルを導入する
ことで、正孔電流が抑制され、動作電圧範囲を拡大する
ことができる。
【００７４】以上、第１の実施形態および第２の実施形
態では、シリコンを基板とする半導体装置の実施例を用
いて説明してきたが、他の半導体材料を用いたヘテロ構
造ＤＴＭＯＳにおいても同様の議論ができる。すなわ
ち、傾斜組成を有するチャネル領域を設けることによ
り、ｐ型ヘテロ構造ＤＴＭＯＳでは基板電流のうち電子
電流成分を抑制することができ、ｎ型ヘテロ構造ＤＴＭ
ＯＳでは基板電流のうち正孔電流成分を抑制することが
できる。
態では、シリコンを基板とする半導体装置の実施例を用
いて説明してきたが、他の半導体材料を用いたヘテロ構
造ＤＴＭＯＳにおいても同様の議論ができる。すなわ
ち、傾斜組成を有するチャネル領域を設けることによ
り、ｐ型ヘテロ構造ＤＴＭＯＳでは基板電流のうち電子
電流成分を抑制することができ、ｎ型ヘテロ構造ＤＴＭ
ＯＳでは基板電流のうち正孔電流成分を抑制することが
できる。
【００７５】また、本実施形態においては、半導体層の
下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形
成したＳｉＣ−ＨＤＴＭＯＳについて説明したが、本発
明のＳｉＣ−ＨＤＴＭＯＳは、半導体基板としてバルク
シリコン基板などのバルク基板を用いた場合にも、本実
施形態と同様の効果を発揮することができる。
下方に絶縁層（ＢＯＸ層）が存在するＳＯＩ基板上に形
成したＳｉＣ−ＨＤＴＭＯＳについて説明したが、本発
明のＳｉＣ−ＨＤＴＭＯＳは、半導体基板としてバルク
シリコン基板などのバルク基板を用いた場合にも、本実
施形態と同様の効果を発揮することができる。
【００７６】また、本実施形態におけるＳｉＣチャネル
領域２４に代えて、Ｇｅ（例えば５〜３５％）を含み傾
斜Ｃ組成率を有するＳｉＧｅＣチャネル領域を設けても
よい。その場合にも、傾斜組成ＳｉＧｅＣチャネル領域
を有することにより、低しきい値を維持しつつ、基板電
流の電流成分を低く抑制することが可能になるので、本
実施形態と同じ効果を発揮することができる。
領域２４に代えて、Ｇｅ（例えば５〜３５％）を含み傾
斜Ｃ組成率を有するＳｉＧｅＣチャネル領域を設けても
よい。その場合にも、傾斜組成ＳｉＧｅＣチャネル領域
を有することにより、低しきい値を維持しつつ、基板電
流の電流成分を低く抑制することが可能になるので、本
実施形態と同じ効果を発揮することができる。
【００７７】（第３の実施の形態）
第３の実施形態では、チャネル領域を構成する材料とし
て傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘ
テロ接合を利用するとともに、アンドープのＳｉバッフ
ァ層を設けたＨＤＴＭＯＳ（以下、傾斜組成ＳｉＧｅ−
ＨＤＴＭＯＳという）の実施形態について説明する。
て傾斜組成を有するＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘ
テロ接合を利用するとともに、アンドープのＳｉバッフ
ァ層を設けたＨＤＴＭＯＳ（以下、傾斜組成ＳｉＧｅ−
ＨＤＴＭＯＳという）の実施形態について説明する。
【００７８】図６は、本実施形態のｐチャネル型傾斜Ｓ
ｉＧｅ−ＨＤＴＭＯＳの構造を示す断面図である。図６
に示すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯ
Ｓは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを
注入するなどの方法により形成された厚み約１００ｎｍ
の埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設
けられた半導体層３０とを有している。半導体層３０
は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上
部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長された厚み約３０ｎｍのア
ンドープＳｉバッファ層３３と、アンドープＳｉバッフ
ァ層３３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル
成長された厚み約１５ｎｍのＳｉ1-x Ｇｅx 膜１４と、
Ｓｉ1-x Ｇｅx 膜１４の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長された厚み約５ｎｍのＳｉキャップ層
１５とから構成されている。
ｉＧｅ−ＨＤＴＭＯＳの構造を示す断面図である。図６
に示すように、本実施形態の傾斜ＳｉＧｅ−ＨＤＴＭＯ
Ｓは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを
注入するなどの方法により形成された厚み約１００ｎｍ
の埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設
けられた半導体層３０とを有している。半導体層３０
は、ＳＯＩ基板の上部を構成する厚み約１００ｎｍの上
部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長された厚み約３０ｎｍのア
ンドープＳｉバッファ層３３と、アンドープＳｉバッフ
ァ層３３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル
成長された厚み約１５ｎｍのＳｉ1-x Ｇｅx 膜１４と、
Ｓｉ1-x Ｇｅx 膜１４の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長された厚み約５ｎｍのＳｉキャップ層
１５とから構成されている。
【００７９】さらに、ＨＤＴＭＯＳは、Ｓｉキャップ層
１５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたゲート電極１７とを備えている。そして、半導
体層３０，つまり上部Ｓｉ膜１２，アンドープＳｉバッ
ファ層３３，Ｓｉ1-x Ｇｅx 膜１４及びＳｉキャップ層
１５のうちゲート電極１７の両側方に位置する領域には
高濃度のｎ型不純物を含むソース領域２０ａ及びドレイ
ン領域２０ｂが設けられている。また、上部Ｓｉ膜１２
のうちソース領域２０ａとドレイン領域２０ｂとの間の
領域は、高濃度のｎ型不純物を含むＳｉボディ領域２２
となっており、アンドープＳｉバッファ層３３のうちＳ
ｉボディ領域２２の直上に位置する領域は、ごく低濃度
のｎ型不純物を含むｎ--Ｓｉバッファ領域３５となって
いる。そして、Ｓｉ1-x Ｇｅx 膜１４のうちソース領域
２０ａとドレイン領域２０ｂとの間の領域は、比較的低
濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４とな
っており、Ｓｉキャップ層１５のうちゲード絶縁膜１６
の直下に位置する領域は低濃度のｎ型不純物を含むＳｉ
キャップ領域２５となっている。また、ゲート電極１７
とＳｉボディ領域２２とを電気的に接続する導体部材で
あるコンタクト２６が設けられている。なお、チャネル
長は、約０．３μｍである。
１５の上に設けられたシリコン酸化膜からなる厚み約６
ｎｍのゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたゲート電極１７とを備えている。そして、半導
体層３０，つまり上部Ｓｉ膜１２，アンドープＳｉバッ
ファ層３３，Ｓｉ1-x Ｇｅx 膜１４及びＳｉキャップ層
１５のうちゲート電極１７の両側方に位置する領域には
高濃度のｎ型不純物を含むソース領域２０ａ及びドレイ
ン領域２０ｂが設けられている。また、上部Ｓｉ膜１２
のうちソース領域２０ａとドレイン領域２０ｂとの間の
領域は、高濃度のｎ型不純物を含むＳｉボディ領域２２
となっており、アンドープＳｉバッファ層３３のうちＳ
ｉボディ領域２２の直上に位置する領域は、ごく低濃度
のｎ型不純物を含むｎ--Ｓｉバッファ領域３５となって
いる。そして、Ｓｉ1-x Ｇｅx 膜１４のうちソース領域
２０ａとドレイン領域２０ｂとの間の領域は、比較的低
濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４とな
っており、Ｓｉキャップ層１５のうちゲード絶縁膜１６
の直下に位置する領域は低濃度のｎ型不純物を含むＳｉ
キャップ領域２５となっている。また、ゲート電極１７
とＳｉボディ領域２２とを電気的に接続する導体部材で
あるコンタクト２６が設けられている。なお、チャネル
長は、約０．３μｍである。
【００８０】ここで、本実施形態の特徴は、図６の左図
に示すように、Ｓｉ1-x Ｇｅx 膜１４のＧｅ組成比ｘ
が、アンドープＳｉバッファ層３３からＳｉキャップ層
１５に向かって、ｘ＝０からｘ＝０．３まで連続的に変
化する傾斜組成となっている点と、ＳｉＧｅチャネル領
域２４の下方に厚み約３０ｎｍのｎ-Ｓｉバッファ領域
３５が設けられている点である。
に示すように、Ｓｉ1-x Ｇｅx 膜１４のＧｅ組成比ｘ
が、アンドープＳｉバッファ層３３からＳｉキャップ層
１５に向かって、ｘ＝０からｘ＝０．３まで連続的に変
化する傾斜組成となっている点と、ＳｉＧｅチャネル領
域２４の下方に厚み約３０ｎｍのｎ-Ｓｉバッファ領域
３５が設けられている点である。
【００８１】そして、上部Ｓｉ膜１２には、結晶成長前
にあらかじめイオン注入によりｎ型不純物がドープされ
ている。アンドープＳｉバッファ層３３には、ＵＨＶ−
ＣＶＤ方によりエピタキシャル成長される際に、不純物
のドープが行われていない。一方、Ｓｉ1-x Ｇｅx 膜１
４及びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法によ
り順次積層される際、in-situ ドープにより、ｎ型不純
物（例えば砒素）が５ｘ１０16atoms ・ｃｍ-3程度にド
ープされている。Ｓｉ1-x Ｇｅx 膜１４のバンドギャッ
プは、Ｇｅ組成が連続的に変化していることにより、Ｓ
ｉキャップ層１５と接する境界部でＳｉのバンドギャッ
プに比べ約２２０ｍｅＶ程度小さくなっている。このバ
ンドギャップの差は、ほとんど価電子帯におけるバンド
オフセット（ヘテロ障壁）として現れ、このヘテロ障壁
にホールを閉じ込めるためのポテンシャル井戸が形成さ
れる。
にあらかじめイオン注入によりｎ型不純物がドープされ
ている。アンドープＳｉバッファ層３３には、ＵＨＶ−
ＣＶＤ方によりエピタキシャル成長される際に、不純物
のドープが行われていない。一方、Ｓｉ1-x Ｇｅx 膜１
４及びＳｉキャップ層１５には、ＵＨＶ−ＣＶＤ法によ
り順次積層される際、in-situ ドープにより、ｎ型不純
物（例えば砒素）が５ｘ１０16atoms ・ｃｍ-3程度にド
ープされている。Ｓｉ1-x Ｇｅx 膜１４のバンドギャッ
プは、Ｇｅ組成が連続的に変化していることにより、Ｓ
ｉキャップ層１５と接する境界部でＳｉのバンドギャッ
プに比べ約２２０ｍｅＶ程度小さくなっている。このバ
ンドギャップの差は、ほとんど価電子帯におけるバンド
オフセット（ヘテロ障壁）として現れ、このヘテロ障壁
にホールを閉じ込めるためのポテンシャル井戸が形成さ
れる。
【００８２】−Ｓｉ1-x Ｇｅx 膜の構造と基板電流との
関係− 図７は、本実施形態のアンドープＳｉバッファ領域を有
する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲード電極を通
過する断面における各部のバンド構造と電子の振る舞い
を示す断面図である。図７に示すように、半導体層３０
内のゲート電極１７下方に位置する領域におけるバンド
構造に注目すると、ゲード電極１７とボディ領域との間
に亘るビルトイン電圧は、アンドープＳｉバッファ層３
３に印加されるため、アンドープＳｉバッファ層３３の
厚みを厚くすると、図７の左側に示すようにアンドープ
Ｓｉバッファ層３３におけるバンドの曲がりが大きくな
る。
関係− 図７は、本実施形態のアンドープＳｉバッファ領域を有
する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲード電極を通
過する断面における各部のバンド構造と電子の振る舞い
を示す断面図である。図７に示すように、半導体層３０
内のゲート電極１７下方に位置する領域におけるバンド
構造に注目すると、ゲード電極１７とボディ領域との間
に亘るビルトイン電圧は、アンドープＳｉバッファ層３
３に印加されるため、アンドープＳｉバッファ層３３の
厚みを厚くすると、図７の左側に示すようにアンドープ
Ｓｉバッファ層３３におけるバンドの曲がりが大きくな
る。
【００８３】図８は、アンドープＳｉバッファ層３３の
厚みを１０ｎｍ，３０ｎｍ，５０ｎｍと変化させたとき
のＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレーショ
ン結果を示す図である。同図に示すように、アンドープ
Ｓｉバッファ層３３の厚みが３０ｎｍ，５０ｎｍのサン
プルの基板電流Ｉｂは、アンドープＳｉバッファ層３３
の厚みが１０ｎｍのサンプルの基板電流Ｉｂよりも小さ
いことがわかる。
厚みを１０ｎｍ，３０ｎｍ，５０ｎｍと変化させたとき
のＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレーショ
ン結果を示す図である。同図に示すように、アンドープ
Ｓｉバッファ層３３の厚みが３０ｎｍ，５０ｎｍのサン
プルの基板電流Ｉｂは、アンドープＳｉバッファ層３３
の厚みが１０ｎｍのサンプルの基板電流Ｉｂよりも小さ
いことがわかる。
【００８４】このデータは、以下の作用より生じている
ものと考えられる。すなわち、図７に示すように、アン
ドープＳｉバッファ層３３のバンドの曲がりによって、
ボディ領域からの電子の移動に対する障壁ができる。そ
して、上述のように、アンドープＳｉバッファ層３３の
厚みを１０ｎｍを越えるほど厚くすることにより、ボデ
ィ領域からソース領域２０ａのＳｉＧｅ膜１４に形成さ
れる伝導帯端のポテンシャル井戸への電子の引き抜きが
抑制され、その結果、基板電流Ｉｂが低減されると考え
られる。
ものと考えられる。すなわち、図７に示すように、アン
ドープＳｉバッファ層３３のバンドの曲がりによって、
ボディ領域からの電子の移動に対する障壁ができる。そ
して、上述のように、アンドープＳｉバッファ層３３の
厚みを１０ｎｍを越えるほど厚くすることにより、ボデ
ィ領域からソース領域２０ａのＳｉＧｅ膜１４に形成さ
れる伝導帯端のポテンシャル井戸への電子の引き抜きが
抑制され、その結果、基板電流Ｉｂが低減されると考え
られる。
【００８５】また、このことから、第１，第２の実施形
態において、傾斜組成を有するチャネル領域を設けるこ
とによるチャネル領域の平均的な組成率の低減により生
じる電流（式（３）の右辺第２項に相当する成分）の低
減によって基板電流が抑制される作用と、ボディ領域か
らチャネル領域を経てソースに引き抜かれるキャリアの
低減によって基板電流が抑制される作用との双方が働い
ていると推定することが合理的と考えられる。
態において、傾斜組成を有するチャネル領域を設けるこ
とによるチャネル領域の平均的な組成率の低減により生
じる電流（式（３）の右辺第２項に相当する成分）の低
減によって基板電流が抑制される作用と、ボディ領域か
らチャネル領域を経てソースに引き抜かれるキャリアの
低減によって基板電流が抑制される作用との双方が働い
ていると推定することが合理的と考えられる。
【００８６】また、同図に示すように、ドレイン電流Ｉ
ｄは、３種類のサンプルの範囲内においては、アンドー
プＳｉバッファ層３３の厚みが厚くなるほど増大する。
これは、図７からわかるように、同じｎ型不純物がドー
ピングされているボディ領域とＳｉＧｅチャネル領域２
４との距離が離れるほど、ビルトインポテンシャルの状
態で価電子帯端のキャリア走行に対するポテンシャルが
小さくなって、しきい値が低下するからである。
ｄは、３種類のサンプルの範囲内においては、アンドー
プＳｉバッファ層３３の厚みが厚くなるほど増大する。
これは、図７からわかるように、同じｎ型不純物がドー
ピングされているボディ領域とＳｉＧｅチャネル領域２
４との距離が離れるほど、ビルトインポテンシャルの状
態で価電子帯端のキャリア走行に対するポテンシャルが
小さくなって、しきい値が低下するからである。
【００８７】以上の結果を総合すると、ボックス型組成
を有するＳｉＧｅ−ＨＤＴＭＯＳにおいても、ＳｉＧｅ
チャネル領域２４の下方に、比較的厚いアンドープＳｉ
バッファ層３３を設けることにより、トランジスタの動
作電圧範囲を拡大することができる。
を有するＳｉＧｅ−ＨＤＴＭＯＳにおいても、ＳｉＧｅ
チャネル領域２４の下方に、比較的厚いアンドープＳｉ
バッファ層３３を設けることにより、トランジスタの動
作電圧範囲を拡大することができる。
【００８８】本実施形態においては、Ｓｉ／ＳｉＧｅ／
Ｓｉを積層したＨＤＴＭＯＳを例にあげて説明したが、
Ｓｉ／ＳｉＣ／Ｓｉ構造ＨＤＴＭＯＳにおいても、同様
のことが成り立つ。
Ｓｉを積層したＨＤＴＭＯＳを例にあげて説明したが、
Ｓｉ／ＳｉＣ／Ｓｉ構造ＨＤＴＭＯＳにおいても、同様
のことが成り立つ。
【００８９】なお、本実施形態においては、ＳＯＩ基板
上に形成したＳｉＧｅ−ＨＤＴＭＯＳについて説明した
が、本発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板と
してバルクシリコン基板などのバルク基板を用いた場合
にも、本実施形態と同様の効果を発揮することができ
る。
上に形成したＳｉＧｅ−ＨＤＴＭＯＳについて説明した
が、本発明のＳｉＧｅ−ＨＤＴＭＯＳは、半導体基板と
してバルクシリコン基板などのバルク基板を用いた場合
にも、本実施形態と同様の効果を発揮することができ
る。
【００９０】（第４の実施形態）
次に、チャネル領域を傾斜組成を有するＳｉＧｅＣ（Ｓ
ｉ1-x-y Ｇｅx Ｃy ）により構成した相補型ＨＤＴＭＯ
Ｓ（以下、傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳ）の例
である第４の実施形態について説明する。
ｉ1-x-y Ｇｅx Ｃy ）により構成した相補型ＨＤＴＭＯ
Ｓ（以下、傾斜組成ＳｉＧｅＣ−ｃＨＤＴＭＯＳ）の例
である第４の実施形態について説明する。
【００９１】Ｓｉ／ＳｉＧｅヘテロ接合部においては、
バンドオフセット（ヘテロ障壁）は図２に示すごとくホ
ールの閉じ込めに有利な価電子帯端に主にあらわれ、Ｓ
ｉ／ＳｉＣヘテロ接合部においては、バンドオフセット
（ヘテロ障壁）は図５に示すごとく電子の閉じ込めに有
利な伝導帯端に主にあらわれる。それに対し、Ｓｉ／Ｓ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）ヘテロ接合部におい
ては、Ｇｅ，Ｃの含有率ｘ，ｙを適宜調整することによ
り、伝導帯端及び価電子帯端の両方にバンドオフセット
（ヘテロ障壁）が形成される。すなわち、単一のＳｉＧ
ｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳ
ｉＧｅＣ層内に閉じ込められてＳｉＧｅ層内を走行する
ｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められ
てＳｉＧｅＣ層内を走行するｐチャネルとを形成するこ
とが可能となる。
バンドオフセット（ヘテロ障壁）は図２に示すごとくホ
ールの閉じ込めに有利な価電子帯端に主にあらわれ、Ｓ
ｉ／ＳｉＣヘテロ接合部においては、バンドオフセット
（ヘテロ障壁）は図５に示すごとく電子の閉じ込めに有
利な伝導帯端に主にあらわれる。それに対し、Ｓｉ／Ｓ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）ヘテロ接合部におい
ては、Ｇｅ，Ｃの含有率ｘ，ｙを適宜調整することによ
り、伝導帯端及び価電子帯端の両方にバンドオフセット
（ヘテロ障壁）が形成される。すなわち、単一のＳｉＧ
ｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳ
ｉＧｅＣ層内に閉じ込められてＳｉＧｅ層内を走行する
ｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められ
てＳｉＧｅＣ層内を走行するｐチャネルとを形成するこ
とが可能となる。
【００９２】図９は、本実施形態の傾斜組成ＳｉＧｅＣ
−ｃＨＤＴＭＯＳの構造を示す断面図である。同図に示
すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基
板１１０と、Ｓｉ基板に酸素イオンを注入するなどの方
法により形成された埋め込み酸化膜１１１と、埋め込み
酸化膜１１１の上に設けられたｐチャネル型ＨＤＴＭＯ
Ｓ（ｐ−ＨＤＴＭＯＳ）用の半導体層１３０と、埋め込
み酸化膜１１１の上に設けられたｎチャネル型ＨＤＴＭ
ＯＳ（ｎ−ＨＤＴＭＯＳ）用の半導体層１８０とを有し
ている。半導体層１３０，１８０は、それぞれ同時に形
成された共通の膜によって構成されている。
−ｃＨＤＴＭＯＳの構造を示す断面図である。同図に示
すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基
板１１０と、Ｓｉ基板に酸素イオンを注入するなどの方
法により形成された埋め込み酸化膜１１１と、埋め込み
酸化膜１１１の上に設けられたｐチャネル型ＨＤＴＭＯ
Ｓ（ｐ−ＨＤＴＭＯＳ）用の半導体層１３０と、埋め込
み酸化膜１１１の上に設けられたｎチャネル型ＨＤＴＭ
ＯＳ（ｎ−ＨＤＴＭＯＳ）用の半導体層１８０とを有し
ている。半導体層１３０，１８０は、それぞれ同時に形
成された共通の膜によって構成されている。
【００９３】半導体層１３０，１８０は、ＳＯＩ基板の
上部を構成する上部Ｓｉ膜１１２と、上部Ｓｉ膜１１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層１１３と、Ｓｉバッファ層１１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された傾
斜組成を有するＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：＝
０〜０．４，ｙ＝０〜０．０３）膜１１４と、ＳｉＧｅ
Ｃ膜１１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長されたＳｉ膜１１５とから構成されている。ここ
で、埋め込み酸化膜１１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜１１２の厚みは約１００ｎｍであり、Ｓ
ｉバッファ層１１３の厚みは約１０ｎｍであり、ＳｉＧ
ｅＣ膜１１４の厚みは約１５ｎｍであり、Ｓｉ膜１１５
の厚みは約５ｎｍである。
上部を構成する上部Ｓｉ膜１１２と、上部Ｓｉ膜１１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層１１３と、Ｓｉバッファ層１１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された傾
斜組成を有するＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：＝
０〜０．４，ｙ＝０〜０．０３）膜１１４と、ＳｉＧｅ
Ｃ膜１１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長されたＳｉ膜１１５とから構成されている。ここ
で、埋め込み酸化膜１１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜１１２の厚みは約１００ｎｍであり、Ｓ
ｉバッファ層１１３の厚みは約１０ｎｍであり、ＳｉＧ
ｅＣ膜１１４の厚みは約１５ｎｍであり、Ｓｉ膜１１５
の厚みは約５ｎｍである。
【００９４】ここで、本実施形態の特徴は、図９に示す
ように、Ｓｉ1-x Ｇｅx 膜１１４のＧｅ組成比ｘが、Ｓ
ｉバッファ層１１３からＳｉキャップ層１１５に向かっ
て、ｘ＝０からｘ＝０．４まで連続的に変化し、Ｃ組成
比ｙが、Ｓｉバッファ層１１３からＳｉキャップ層１１
５に向かって、ｙ＝０からｘ＝０．０３まで連続的に変
化する傾斜組成となっている点である。
ように、Ｓｉ1-x Ｇｅx 膜１１４のＧｅ組成比ｘが、Ｓ
ｉバッファ層１１３からＳｉキャップ層１１５に向かっ
て、ｘ＝０からｘ＝０．４まで連続的に変化し、Ｃ組成
比ｙが、Ｓｉバッファ層１１３からＳｉキャップ層１１
５に向かって、ｙ＝０からｘ＝０．０３まで連続的に変
化する傾斜組成となっている点である。
【００９５】なお、本実施形態のＧｅ組成率及びＣ組成
率の変化によっては、伝導帯端及び価電子帯端の双方に
傾斜が生じることになるが、伝導帯端又は価電子帯端の
いずれか一方のみに傾斜が生じる構成としてもよい。
率の変化によっては、伝導帯端及び価電子帯端の双方に
傾斜が生じることになるが、伝導帯端又は価電子帯端の
いずれか一方のみに傾斜が生じる構成としてもよい。
【００９６】さらに、ｐ−ＨＤＴＭＯＳは、Ｓｉ膜１１
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜１１６と、ゲート絶縁膜１１６の上に設けられたゲー
ト電極１１７とを備えている。そして、半導体層１３０
のうちゲート電極１１７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域１２０ａ及びドレイ
ン領域１２０ｂが設けられている。また、上部Ｓｉ膜１
１２のうちソース領域１２０ａとドレイン領域１２０ｂ
との間の領域は、高濃度（約１×１０10atoms ・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域１２２となっ
ており、Ｓｉバッファ層１１３のうちＳｉボディ領域１
２２の直上に位置する領域は、アンドープのｎ--Ｓｉ領
域１２３となっている。そして、ＳｉＧｅＣ膜１１４の
うちソース領域１２０ａとドレイン領域１２０ｂとの間
の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅＣ
チャネル領域１２４となっており、Ｓｉ膜１１５のうち
ゲート絶縁膜１１６の直下に位置する領域は低濃度のｎ
型不純物を含むＳｉキャップ層１２５となっている。ま
た、ゲート電極１１７とＳｉボディ領域１２２とを電気
的に接続する導体部材であるコンタクト（図示せず）と
が設けられ、ゲート電極１１７の側面上にはシリコン酸
化膜からなるサイドウォール１２７が設けられている。
５の上に設けられたシリコン酸化膜からなるゲート絶縁
膜１１６と、ゲート絶縁膜１１６の上に設けられたゲー
ト電極１１７とを備えている。そして、半導体層１３０
のうちゲート電極１１７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域１２０ａ及びドレイ
ン領域１２０ｂが設けられている。また、上部Ｓｉ膜１
１２のうちソース領域１２０ａとドレイン領域１２０ｂ
との間の領域は、高濃度（約１×１０10atoms ・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域１２２となっ
ており、Ｓｉバッファ層１１３のうちＳｉボディ領域１
２２の直上に位置する領域は、アンドープのｎ--Ｓｉ領
域１２３となっている。そして、ＳｉＧｅＣ膜１１４の
うちソース領域１２０ａとドレイン領域１２０ｂとの間
の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅＣ
チャネル領域１２４となっており、Ｓｉ膜１１５のうち
ゲート絶縁膜１１６の直下に位置する領域は低濃度のｎ
型不純物を含むＳｉキャップ層１２５となっている。ま
た、ゲート電極１１７とＳｉボディ領域１２２とを電気
的に接続する導体部材であるコンタクト（図示せず）と
が設けられ、ゲート電極１１７の側面上にはシリコン酸
化膜からなるサイドウォール１２７が設けられている。
【００９７】また、ｎ−ＨＤＴＭＯＳは、Ｓｉ膜１１５
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
１５６と、ゲート絶縁膜１５６の上に設けられたゲート
電極１５７とを備えている。そして、半導体層１８０の
うちゲート電極１５７の両側方に位置する領域には高濃
度のｎ型不純物を含むソース領域１６０ａ及びドレイン
領域１６０ｂが設けられている。また、上部Ｓｉ膜１１
２のうちソース領域１６０ａとドレイン領域１６０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｐ型不純物を含むＳｉボディ領域１６２となってお
り、Ｓｉバッファ層１１３のうちＳｉボディ領域１６２
の直上に位置する領域は、アンドープのｐ--Ｓｉ領域１
２６となっている。そして、ＳｉＧｅＣ膜１１４のうち
ソース領域１６０ａとドレイン領域１６０ｂとの間の領
域は、比較的低濃度のｐ型不純物を含むＳｉＧｅＣチャ
ネル領域１６４となっており、Ｓｉ膜１１５のうちゲー
ト絶縁膜１５６の直下に位置する領域は低濃度のｐ型不
純物を含むＳｉキャップ層１６５となっている。また、
ゲート電極１５７とＳｉボディ領域１６２とを電気的に
接続する導体部材であるコンタクト（図示せず）とが設
けられ、ゲート電極１５７の側面上にはシリコン酸化膜
からなるサイドウォール１６７が設けられている。
の上に設けられたシリコン酸化膜からなるゲート絶縁膜
１５６と、ゲート絶縁膜１５６の上に設けられたゲート
電極１５７とを備えている。そして、半導体層１８０の
うちゲート電極１５７の両側方に位置する領域には高濃
度のｎ型不純物を含むソース領域１６０ａ及びドレイン
領域１６０ｂが設けられている。また、上部Ｓｉ膜１１
２のうちソース領域１６０ａとドレイン領域１６０ｂと
の間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）
のｐ型不純物を含むＳｉボディ領域１６２となってお
り、Ｓｉバッファ層１１３のうちＳｉボディ領域１６２
の直上に位置する領域は、アンドープのｐ--Ｓｉ領域１
２６となっている。そして、ＳｉＧｅＣ膜１１４のうち
ソース領域１６０ａとドレイン領域１６０ｂとの間の領
域は、比較的低濃度のｐ型不純物を含むＳｉＧｅＣチャ
ネル領域１６４となっており、Ｓｉ膜１１５のうちゲー
ト絶縁膜１５６の直下に位置する領域は低濃度のｐ型不
純物を含むＳｉキャップ層１６５となっている。また、
ゲート電極１５７とＳｉボディ領域１６２とを電気的に
接続する導体部材であるコンタクト（図示せず）とが設
けられ、ゲート電極１５７の側面上にはシリコン酸化膜
からなるサイドウォール１６７が設けられている。
【００９８】さらに、基板上には、層間絶縁膜１９０
と、層間絶縁膜１９０を貫通してソース・ドレイン領域
１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコ
ンタクト１９１と、コンタクト１９１に接続されて層間
絶縁膜１９０の上に延びるソース・ドレイン電極１９２
とが設けられている。
と、層間絶縁膜１９０を貫通してソース・ドレイン領域
１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコ
ンタクト１９１と、コンタクト１９１に接続されて層間
絶縁膜１９０の上に延びるソース・ドレイン電極１９２
とが設けられている。
【００９９】本実施形態の傾斜組成ＳｉＧｅＣ−ｃＨＤ
ＴＭＯＳの製造工程においては、ＳＯＩ基板の一部であ
る上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入に
より濃度が約１×１０19atoms ・ｃｍ-3の不純物がドー
プされたｎ+ Ｓｉ層（ｐ−ＨＤＴＭＯＳ領域）とｐ+ Ｓ
ｉ層（ｎ−ＨＤＴＭＯＳ領域）とになっており、ＵＨＶ
−ＣＶＤ法によりエピタキシャル成長されたＳｉバッフ
ァ層、ＳｉＧｅ膜、Ｓｉキャップ層は、いずれもａｓ−
ｇｒｏｗｎの状態では、不純物がドープされていないア
ンドープ層となっている。そして、最上層のＳｉ膜を熱
酸化することにより得られるシリコン酸化膜をゲート絶
縁膜とし、その上には高濃度のｎ型不純物がドープされ
たポリシリコンからなるｎ+ 型ゲート電極と、高濃度の
ｐ型不純物がドープされたポリシリコンからなるｐ+ 型
ゲート電極とが形成される。その後、各ゲート電極の両
側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型
ソース・ドレイン領域と、高濃度のｐ型不純物がドープ
されたｐ+ 型ソース・ドレイン領域とが形成され、その
上方にソース電極・ドレイン電極がそれぞれ形成され
る。また、ゲート電極とＳｉボディ領域とがコンタクト
によって接続されて、ＨＤＴＭＯＳ構造が得られる。
ＴＭＯＳの製造工程においては、ＳＯＩ基板の一部であ
る上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入に
より濃度が約１×１０19atoms ・ｃｍ-3の不純物がドー
プされたｎ+ Ｓｉ層（ｐ−ＨＤＴＭＯＳ領域）とｐ+ Ｓ
ｉ層（ｎ−ＨＤＴＭＯＳ領域）とになっており、ＵＨＶ
−ＣＶＤ法によりエピタキシャル成長されたＳｉバッフ
ァ層、ＳｉＧｅ膜、Ｓｉキャップ層は、いずれもａｓ−
ｇｒｏｗｎの状態では、不純物がドープされていないア
ンドープ層となっている。そして、最上層のＳｉ膜を熱
酸化することにより得られるシリコン酸化膜をゲート絶
縁膜とし、その上には高濃度のｎ型不純物がドープされ
たポリシリコンからなるｎ+ 型ゲート電極と、高濃度の
ｐ型不純物がドープされたポリシリコンからなるｐ+ 型
ゲート電極とが形成される。その後、各ゲート電極の両
側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型
ソース・ドレイン領域と、高濃度のｐ型不純物がドープ
されたｐ+ 型ソース・ドレイン領域とが形成され、その
上方にソース電極・ドレイン電極がそれぞれ形成され
る。また、ゲート電極とＳｉボディ領域とがコンタクト
によって接続されて、ＨＤＴＭＯＳ構造が得られる。
【０１００】本実施形態によると、チャネル領域をＳｉ
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、Ｓｉ／ＳｉＧ
ｅＣヘテロ接合を有する傾斜組成ＳｉＧｅＣ−ｃＨＤＴ
ＭＯＳを実現することができる。その場合、第１，第２
の実施形態において説明したように、傾斜組成ＳｉＧｅ
Ｃ−ｃＨＤＴＭＯＳ構造においては、ｎＨＤＴＭＯＳ及
びｐＨＤＴＭＯＳの双方において、低しきい値電圧を維
持しつつ、基板電流Ｉｂを低減することができ、動作可
能範囲の拡大を図ることができる。
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、Ｓｉ／ＳｉＧ
ｅＣヘテロ接合を有する傾斜組成ＳｉＧｅＣ−ｃＨＤＴ
ＭＯＳを実現することができる。その場合、第１，第２
の実施形態において説明したように、傾斜組成ＳｉＧｅ
Ｃ−ｃＨＤＴＭＯＳ構造においては、ｎＨＤＴＭＯＳ及
びｐＨＤＴＭＯＳの双方において、低しきい値電圧を維
持しつつ、基板電流Ｉｂを低減することができ、動作可
能範囲の拡大を図ることができる。
【０１０１】したがって、ＳｉＧｅＣによって構成され
るチャネル領域を有するＨＤＴＭＯＳにおいて、バンド
オフセット値（ヘテロ障壁の高さ）が多少小さくても、
寄生チャネルによるトランジスタ動作の低速化などの不
具合を招くことなく、ヘテロ接合構造を利用した高速で
電流駆動力の大きいトランジスタを得ることができる。
るチャネル領域を有するＨＤＴＭＯＳにおいて、バンド
オフセット値（ヘテロ障壁の高さ）が多少小さくても、
寄生チャネルによるトランジスタ動作の低速化などの不
具合を招くことなく、ヘテロ接合構造を利用した高速で
電流駆動力の大きいトランジスタを得ることができる。
【０１０２】また、上述のような製造方法を用いること
により、簡単な製造方法で、高性能の傾斜組成ＳｉＧｅ
Ｃ−ｃＨＤＴＭＯＳを作製することができる。
により、簡単な製造方法で、高性能の傾斜組成ＳｉＧｅ
Ｃ−ｃＨＤＴＭＯＳを作製することができる。
【０１０３】本実施形態においては、傾斜組成ＳｉＧｅ
Ｃ−ｃＨＤＴＭＯＳについて説明したが、本発明は本実
施形態に限定されるものではなく、傾斜組成Ｓｉ／Ｇｅ
Ｃヘテロ接合部を有するｎチャネル型ＨＤＴＭＯＳやｐ
チャネル型ＨＤＴＭＯＳのみを備えた半導体装置を設け
ることができることは言うまでもない。
Ｃ−ｃＨＤＴＭＯＳについて説明したが、本発明は本実
施形態に限定されるものではなく、傾斜組成Ｓｉ／Ｇｅ
Ｃヘテロ接合部を有するｎチャネル型ＨＤＴＭＯＳやｐ
チャネル型ＨＤＴＭＯＳのみを備えた半導体装置を設け
ることができることは言うまでもない。
【０１０４】本発明の半導体装置は、電子機器に搭載さ
れるＭＯＳＦＥＴ，特にＤＴＭＯＳＦＥＴ，ＣＭＯＳデ
バイスなどのデバイスに利用される。 ［図面の簡単な説明］
れるＭＯＳＦＥＴ，特にＤＴＭＯＳＦＥＴ，ＣＭＯＳデ
バイスなどのデバイスに利用される。 ［図面の簡単な説明］
【０１０５】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、本
実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの
構造を模式的に示す平面図、図１（ａ）で示すIb−Ib線
における断面図、図１（ａ）で示すIc−Ic線における断
面図である。
実施形態のｐチャネル型傾斜ＳｉＧｅ−ＨＤＴＭＯＳの
構造を模式的に示す平面図、図１（ａ）で示すIb−Ib線
における断面図、図１（ａ）で示すIc−Ic線における断
面図である。
【図２】第１の実施形態の傾斜組成ＳｉＧｅ−ＨＤＴＭ
ＯＳのソース領域のバンド構造と電子の振る舞いを示す
断面図である。
ＯＳのソース領域のバンド構造と電子の振る舞いを示す
断面図である。
【図３】ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳと傾斜組
成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖｇ−Ｉｄ特性
及びＶｇ−Ｉｂ特性をシミュレーションした結果を示す
図である。
成ＳｉＧｅ−ＨＤＴＭＯＳとについて、Ｖｇ−Ｉｄ特性
及びＶｇ−Ｉｂ特性をシミュレーションした結果を示す
図である。
【図４】第２の実施形態のｎチャネル型傾斜ＳｉＣ−Ｈ
ＤＴＭＯＳの構造を模式的に示す断面図である。
ＤＴＭＯＳの構造を模式的に示す断面図である。
【図５】第２の実施形態の傾斜組成ＳｉＣ−ＨＤＴＭＯ
Ｓのソース領域のバンド構造と電子の振る舞いを示す断
面図である。
Ｓのソース領域のバンド構造と電子の振る舞いを示す断
面図である。
【図６】第３の実施形態のｐチャネル型傾斜ＳｉＧｅ−
ＨＤＴＭＯＳの構造を示す断面図である。
ＨＤＴＭＯＳの構造を示す断面図である。
【図７】第３の実施形態のアンドープＳｉバッファ領域
を有する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲート電極
を通過する断面における各部のバンド構造と電子の振る
舞いを示す断面図である。
を有する傾斜組成ＳｉＧｅ−ＨＤＴＭＯＳのゲート電極
を通過する断面における各部のバンド構造と電子の振る
舞いを示す断面図である。
【図８】アンドープＳｉバッファ層の厚みを変化させた
ときのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレー
ション結果を示す図である。
ときのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のシミュレー
ション結果を示す図である。
【図９】第４の実施形態の傾斜組成ＳｉＧｅＣ−ｃＨＤ
ＴＭＯＳの構造を示す断面図である。
ＴＭＯＳの構造を示す断面図である。
【図１０】（ａ），（ｂ）は、一般的なＳｉチャネルを
有するＤＴＭＯＳにおける寄生ダイオードを示す断面
図、均一組成ＳｉＧｅチャネルを有するＤＴＭＯＳにお
ける寄生ダイオードを示す断面図である。
有するＤＴＭＯＳにおける寄生ダイオードを示す断面
図、均一組成ＳｉＧｅチャネルを有するＤＴＭＯＳにお
ける寄生ダイオードを示す断面図である。
【図１１】ボックス組成ＳｉＧｅ−ＨＤＴＭＯＳについ
て、ボディ領域の不純物濃度を変化させた時のドレイン
電流および基板電流のゲートバイアス依存性をシミュレ
ーションした結果を示す図である。
て、ボディ領域の不純物濃度を変化させた時のドレイン
電流および基板電流のゲートバイアス依存性をシミュレ
ーションした結果を示す図である。
【図１２】ＳｉＧｅの真性キャリア密度のＧｅ組成率依
存性を示す図である。
存性を示す図である。
【図１３】ボックス組成を有するＳｉＧｅ膜を備えたＨ
ＤＴＭＯＳの構造と電子の振る舞いとを示す断面図であ
る。 符号の説明
ＤＴＭＯＳの構造と電子の振る舞いとを示す断面図であ
る。 符号の説明
【０１０６】
１０ Ｓｉ基板
１１ 埋め込み酸化膜
１２ 上部Ｓｉ膜
１３ Ｓｉバッファ層
１４ Ｓｉ1-x Ｇｅx 膜
１５ Ｓｉキャップ層
１６ ゲート絶縁膜
１７ ゲート電極
２０ａ ソース領域
２０ｂ ドレイン領域
２２ Ｓｉボディ領域
２３ ｎ-Ｓｉ領域
２４ ＳｉＧｅチャネル領域
２５ Ｓｉチャネル領域
３３ アンドープＳｉバッファ層
３５ ｎ--Ｓｉバッファ領域
Ｓ ソース
Ｇ ゲート
Ｄ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 ３０１Ｈ
３０１Ｂ
(56)参考文献 特開2000−260991（ＪＰ，Ａ)
特開2000−269501（ＪＰ，Ａ)
特開2001−210831（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (15)
- 【請求項１】第１の半導体膜と、上記第１の半導体膜の
上に設けられ、上記第１の半導体膜とはバンドギャップ
が異なり、上記第１の半導体膜に隣接する部位から第１
の半導体膜から遠ざかる方向にバンドギャップが小さく
なるように構成された第２の半導体膜とを少なくとも含
む半導体層と、 上記半導体層の上に設けられたゲード絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に第１導電型不純物を導入して形成されたソース・
ドレイン領域と、 上記第２の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に第２導電型不純物を導入して形成され
たチャネル領域と、 上記第１の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に上記チャネル領域よりも高濃度の第２
導電型不純物を導入して形成されたボディ領域と、 上記ゲート電極と上記ボディ領域とを電気的に接続する
ための導体部材と を備えている半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、 上記第１の半導体膜は、組成がＳｉ1-x1-y1Ｇｅx1Ｃｙ1
（０≦ｘ１＜１，０≦ｙ１＜１）で表される半導体によ
り構成され、 上記第２の半導体膜は、組成がＳｉ1-x2-y2Ｇｅx2Ｃy2
（０≦ｘ２≦１，０≦ｙ２≦１，ｘ２＋ｙ２＞０）で表
される半導体により構成されていることを特徴とする半
導体装置。 - 【請求項３】請求項２に記載の半導体装置において、 上記第１の半導体膜は、シリコンにより構成され、 上記第２の半導体膜は、組成がＳｉ1-x3Ｇｅx3（０＜x3
≦０．４）で表される半導体により構成され、かつ、上
記第２の半導体膜におけるＧｅ組成比が上記第１の半導
体膜に隣接する部位から上方に向かって増大しているこ
とを特徴とする半導体装置。 - 【請求項４】請求項２に記載の半導体装置において、 上記第１の半導体膜は、シリコンにより構成され、 上記第２の半導体膜は、組成がＳｉ1-y3Ｃy3（０＜ｙ３
≦０．０３）で表される半導体により構成され、かつ、
上記第２の半導体膜におけるＣ組成比が上記第１の半導
体膜に 隣接する部位から上方に向かって増大していることを特
徴とする半導体装置。 - 【請求項５】請求項２に記載の半導体装置において、 上記第１の半導体膜は、シリコンにより構成され、 上記第２の半導体膜は、組成がＳｉ1-x4-y4Ｇｅx4Ｃy4
（０＜ｘ４≦０．４，０＜ｙ４≦０．０３）により構成
されていることを特徴とする半導体装置。 - 【請求項６】請求項１〜５のうちいずれか１つに記載の
半導体装置において、 上記第１導電型はｎ型で、上記第２導電型がｐ型であ
り、 上記ボディ領域から上記第１の半導体膜のうちソース・
ドレイン領域に位置する領域に流れる基板電流のうち、
正孔の寄与する成分が電子の寄与する成分よりも小さい
ことを特徴とする半導体装置。 - 【請求項７】請求項１〜５のうちいずれか１つに記載の
半導体装置において、 上記第１導電型はｐ型で、上記第２導電型がｎ型であ
り、 上記ボディ領域から上記第１の半導体膜のうちソース・
ドレイン領域に位置する領域に流れる基板電流のうち，
電子の寄与する成分が正孔の寄与する成分よりも小さい
ことを特徴とする半導体装置。 - 【請求項８】請求項１〜７のうちいずれか１つに記載の
半導体装置において、 上記半導体層は、上記第１の半導体膜と上記第２の半導
体膜との間に設けられた第３の半導体膜をさらに備え、 上記第３の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に設けられ、上記ボディ領域よりも低濃
度の第２導電型不純物を含むもしくはアンドープのバッ
ファ領域をさらに備えていることを特徴とする半導体装
置。 - 【請求項９】請求項１〜８のうちいずれか１つに記載の
半導体装置において、 上記半導体層は、上記第２の半導体膜と上記ゲート絶縁
膜との間に介設されたＳｉキャップ領域をさらに備えて
いることを特徴とする半導体装置。 - 【請求項１０】請求項１〜９のうちいずれか１つに記載
の半導体装置において、 上記第１の半導体膜の下方に設けられた絶縁層をさらに
備えていることを特徴とする半導体装置。 - 【請求項１１】第１の半導体膜、上記第１の半導体膜の
上に設けられ、上記第１の半導体膜よりもキャリアが走
行するバンド端のキャリアに対するポテンシャルが小さ
い第２の半導体膜、及び上記第１の半導体膜と第２の半
導体膜との間に介在する第３の半導体膜を少なくとも含
む半導体層と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に位置する
領域に第１導電型不純物を導入して形成されたソース・
ドレイン領域と、 上記第２の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に第２導電型不純物を導入して形成され
たチャネル領域と、 上記第１の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に上記チャネル領域よりも高濃度の第２
導電型不純物を導入して形成されたボディ領域と、 上記第３の半導体膜のうち上記ソース・ドレイン領域間
に位置する領域に設けられ、上記ボディ領域よりも低濃
度の第２導電型不純物を含むもしくはアンドープのバッ
ファ領域と、 上記ゲード電極と上記ボディ領域とを電気的に接続する
ための導体部材と を備えている半導体装置。 - 【請求項１２】請求項１１に記載の半導体装置におい
て、 上記第３の半導体膜の厚みは、１５ｎｍ以上であること
を特徴とする半導体装置。 - 【請求項１３】請求項１２に記載の半導体装置におい
て、 上記第３の半導体膜の厚さは３０ｎｍ以上であることを
特徴とする半導体装置。 - 【請求項１４】請求項１１〜１３のうちいずれか１つに
記載の半導体装置において、 上記半導体層は、上記第２の半導体膜と上記ゲート絶縁
膜との間に介設されたＳｉキャップ領域をさらに備えて
いることを特徴とする半導体装置。 - 【請求項１５】請求項１１〜１４のうちいずれか１つに
記載の半導体装置において、 上記第１の半導体膜の下方に設けられた絶縁層をさらに
備えていることを特徴とする半導体装置。
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