JP3174852B2 - しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法 - Google Patents
しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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Description
【０００１】
【発明の属する技術分野】本発明は、大規模半導体集積
回路（ＶＬＳＩ）を構成するしきい値電圧を制御しうる
ＭＯＳトランジスタを有する回路及びそれに含まれるし
きい値電圧制御方法に関するものである。
回路（ＶＬＳＩ）を構成するしきい値電圧を制御しうる
ＭＯＳトランジスタを有する回路及びそれに含まれるし
きい値電圧制御方法に関するものである。
【０００２】
【従来の技術】現在のＶＬＳＩの消費電力は増大の一途
をたどっている。最近では、携帯端末用途など電池駆動
のＶＬＳＩも多くなっており、高速性を維持しながら消
費電力を大幅に低減させることが急務になっている。
をたどっている。最近では、携帯端末用途など電池駆動
のＶＬＳＩも多くなっており、高速性を維持しながら消
費電力を大幅に低減させることが急務になっている。
【０００３】ＶＬＳＩを構成する金属−酸化膜−半導体
（ＭＯＳ）トランジスタにおいて、高速性及び消費電力
に関連する最も重要なパラメータは、そのしきい値電圧
である。高速性を実現するためにはしきい値電圧を低下
させる必要があるが、しきい値電圧が低いとＭＯＳトラ
ンジスタオフ時のリーク電流が増大し、その結果、ＭＯ
Ｓトランジスタの消費電力が増大する。
（ＭＯＳ）トランジスタにおいて、高速性及び消費電力
に関連する最も重要なパラメータは、そのしきい値電圧
である。高速性を実現するためにはしきい値電圧を低下
させる必要があるが、しきい値電圧が低いとＭＯＳトラ
ンジスタオフ時のリーク電流が増大し、その結果、ＭＯ
Ｓトランジスタの消費電力が増大する。
【０００４】通常、しきい値電圧はＭＯＳトランジスタ
のオン時・オフ時を通じてほぼ一定であるが、ＭＯＳト
ランジスタの基板部分の電圧を変更することによってし
きい値電圧を制御することができる。すなわち、しきい
値電圧の変化値ΔＶthは、基板部分の電圧をＶbsとする
と、
のオン時・オフ時を通じてほぼ一定であるが、ＭＯＳト
ランジスタの基板部分の電圧を変更することによってし
きい値電圧を制御することができる。すなわち、しきい
値電圧の変化値ΔＶthは、基板部分の電圧をＶbsとする
と、
【０００５】
【数１】ΔＶth＝−γＶbs で与えられる。ここで、γは基板バイアス定数と呼ばれ
ている。この結果、ＭＯＳトランジスタの高速性及び消
費電力の低減を両立させる方法としては、ＭＯＳトラン
ジスタの基板部分の電圧を変化させてＭＯＳトランジス
タのオン時のしきい値電圧を低下させるとともにオフ時
のしきい値電圧を上昇させる方法を挙げることができ
る。
ている。この結果、ＭＯＳトランジスタの高速性及び消
費電力の低減を両立させる方法としては、ＭＯＳトラン
ジスタの基板部分の電圧を変化させてＭＯＳトランジス
タのオン時のしきい値電圧を低下させるとともにオフ時
のしきい値電圧を上昇させる方法を挙げることができ
る。
【０００６】その具体的な方法として、ＶＴＭＯＳ（Ｖ
ａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ ＭＯＳ）技術及
びＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ
ＭＯＳ）技術が提案されている。
ａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ ＭＯＳ）技術及
びＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ
ＭＯＳ）技術が提案されている。
【０００７】ＶＴＭＯＳ技術を用いて構成されたＶＴＭ
ＯＳトランジスタでは、そのしきい値電圧を、ＶＴＭＯ
Ｓトランジスタが取り付けられたチップ全体で制御す
る。この場合、ＶＴＭＯＳトランジスタのオン時に基板
部分に所定の電圧を印加するが、そのオフ時には、その
チップ全体で基板部分の電圧にオン時の電圧未満の電圧
を印加して、しきい値電圧を上昇させている。
ＯＳトランジスタでは、そのしきい値電圧を、ＶＴＭＯ
Ｓトランジスタが取り付けられたチップ全体で制御す
る。この場合、ＶＴＭＯＳトランジスタのオン時に基板
部分に所定の電圧を印加するが、そのオフ時には、その
チップ全体で基板部分の電圧にオン時の電圧未満の電圧
を印加して、しきい値電圧を上昇させている。
【０００８】それに対して、ＤＴＭＯＳ技術を用いて構
成されたＤＴＭＯＳトランジスタでは、図１０に示すよ
うなｎ型ＤＴＭＯＳトランジスタの場合、ｐ型の半導体
材料（例えば、シリコン）によって構成された基板１、
半導体材料（例えば、シリコン）によって構成された単
結晶層２及びこれら基板１と単結晶層２との間に介在す
る絶縁層３（例えば、酸化シリコン層）を有するＳＯＩ
４を具え、単結晶層２には、ｎ型のソース領域５と、ｎ
型のドレイン領域６と、これらソース領域５とドレイン
領域６とによって包囲されたｐ型のボディ７とが形成さ
れ、ボディ７上にゲート酸化膜８を介して配置されたゲ
ート電極９を、ワイヤ１０を介してボディ７と電気的に
接続して、そのしきい値電圧を制御する。すなわち、各
ＤＴＭＯＳトランジスタのオン時にはそのしきい値電圧
が常に低下し、オフ時にはしきい値電圧が常に上昇す
る。
成されたＤＴＭＯＳトランジスタでは、図１０に示すよ
うなｎ型ＤＴＭＯＳトランジスタの場合、ｐ型の半導体
材料（例えば、シリコン）によって構成された基板１、
半導体材料（例えば、シリコン）によって構成された単
結晶層２及びこれら基板１と単結晶層２との間に介在す
る絶縁層３（例えば、酸化シリコン層）を有するＳＯＩ
４を具え、単結晶層２には、ｎ型のソース領域５と、ｎ
型のドレイン領域６と、これらソース領域５とドレイン
領域６とによって包囲されたｐ型のボディ７とが形成さ
れ、ボディ７上にゲート酸化膜８を介して配置されたゲ
ート電極９を、ワイヤ１０を介してボディ７と電気的に
接続して、そのしきい値電圧を制御する。すなわち、各
ＤＴＭＯＳトランジスタのオン時にはそのしきい値電圧
が常に低下し、オフ時にはしきい値電圧が常に上昇す
る。
【０００９】ＤＴＭＯＳトランジスタ及び通常のＭＯＳ
トランジスタのゲート特性を、横軸にゲート電圧Ｖgsを
とるとともに縦軸にドレイン電流Ｉdsをとった図１１の
グラフを参照して説明する。Ｖbs＝０に相当する曲線が
通常のＭＯＳトランジスタである。ＤＴＭＯＳトランジ
スタの場合、オン時はゲート電圧Ｖgsが基板部分の電圧
Ｖbsに等しいので、しきい値電圧がΔＶthだけ低下す
る。オフ時のリーク電流が同一であるとすると、ＤＴＭ
ＯＳトランジスタはΔＶth分だけゲート駆動力が向上す
る。なお、図１１のＶddは電源電圧を表す。
トランジスタのゲート特性を、横軸にゲート電圧Ｖgsを
とるとともに縦軸にドレイン電流Ｉdsをとった図１１の
グラフを参照して説明する。Ｖbs＝０に相当する曲線が
通常のＭＯＳトランジスタである。ＤＴＭＯＳトランジ
スタの場合、オン時はゲート電圧Ｖgsが基板部分の電圧
Ｖbsに等しいので、しきい値電圧がΔＶthだけ低下す
る。オフ時のリーク電流が同一であるとすると、ＤＴＭ
ＯＳトランジスタはΔＶth分だけゲート駆動力が向上す
る。なお、図１１のＶddは電源電圧を表す。
【００１０】このようにして、ＶＴＭＯＳ技術とＤＴＭ
ＯＳ技術のいずれを用いても、ＭＯＳトランジスタの高
速性を維持しながら消費電力を低減させることになる。
ＯＳ技術のいずれを用いても、ＭＯＳトランジスタの高
速性を維持しながら消費電力を低減させることになる。
【００１１】
【発明が解決しようとする課題】〔数１〕を参照する
と、しきい値電圧を効率的に制御するためには基板バイ
アス定数γを大きくすればよいことがわかる。しかしな
がら、一般的にはＭＯＳトランジスタで基板バイアス定
数を大きくするためには、ＭＯＳトランジスタの不純物
濃度を上昇させる必要があるのでしきい値電圧それ自体
も上昇し、その結果、ＭＯＳトランジスタの高速性が損
なわれる。このような事情のために基板バイアス定数γ
の最適化がこれまで行われておらず、基板バイアス定数
γの値は通常０．１〜０．３程度となっている。
と、しきい値電圧を効率的に制御するためには基板バイ
アス定数γを大きくすればよいことがわかる。しかしな
がら、一般的にはＭＯＳトランジスタで基板バイアス定
数を大きくするためには、ＭＯＳトランジスタの不純物
濃度を上昇させる必要があるのでしきい値電圧それ自体
も上昇し、その結果、ＭＯＳトランジスタの高速性が損
なわれる。このような事情のために基板バイアス定数γ
の最適化がこれまで行われておらず、基板バイアス定数
γの値は通常０．１〜０．３程度となっている。
【００１２】ここで、通常のＭＯＳトランジスタ及び通
常の完全空乏型のＳＯＩ ＭＯＳトランジスタの基板バ
イアス定数γを、図１２及び１３を参照して説明する。
図１２に示す通常のＮ型チャネルのＭＯＳトランジスタ
の場合、ソース領域１１及びドレイン領域１２が形成さ
れた基板１３はＰ型となり、通常のＰ型チャネルのＭＯ
Ｓトランジスタの場合、基板１３はＮ型となる。基板１
３とゲート電極１４との間に介在するゲート酸化膜１５
の厚さをｔfox1とし、ゲート酸化膜１５の直下に形成さ
れた空乏層深さをｌd とすると、基板バイアス定数γ
は、
常の完全空乏型のＳＯＩ ＭＯＳトランジスタの基板バ
イアス定数γを、図１２及び１３を参照して説明する。
図１２に示す通常のＮ型チャネルのＭＯＳトランジスタ
の場合、ソース領域１１及びドレイン領域１２が形成さ
れた基板１３はＰ型となり、通常のＰ型チャネルのＭＯ
Ｓトランジスタの場合、基板１３はＮ型となる。基板１
３とゲート電極１４との間に介在するゲート酸化膜１５
の厚さをｔfox1とし、ゲート酸化膜１５の直下に形成さ
れた空乏層深さをｌd とすると、基板バイアス定数γ
は、
【００１３】
【数２】γ≒３ｔfox1／ｌd となる。したがって、基板バイアス定数γを大きくする
ためには不純物イオン濃度を高くして空乏層深さをｌd
を小さくする必要がある。しかしながら、既に説明した
ように不純物イオン濃度を高くするとしきい値電圧も高
くなる。部分空乏型のＳＯＩ ＭＯＳトランジスタの場
合も同様である。
ためには不純物イオン濃度を高くして空乏層深さをｌd
を小さくする必要がある。しかしながら、既に説明した
ように不純物イオン濃度を高くするとしきい値電圧も高
くなる。部分空乏型のＳＯＩ ＭＯＳトランジスタの場
合も同様である。
【００１４】一方、図１３に示したような完全空乏型の
ＳＯＩ ＭＯＳトランジスタの場合、ＳＯＩ１６の絶縁
層１８及び単結晶層１７の厚さをそれぞれｔbox 及びｔ
SOIとし、ゲート酸化膜１９の厚さをｔfox2とすると、
空乏層深さがｔbox ＋ｔSOIに相当し、基板バイアス定
数γは、
ＳＯＩ ＭＯＳトランジスタの場合、ＳＯＩ１６の絶縁
層１８及び単結晶層１７の厚さをそれぞれｔbox 及びｔ
SOIとし、ゲート酸化膜１９の厚さをｔfox2とすると、
空乏層深さがｔbox ＋ｔSOIに相当し、基板バイアス定
数γは、
【００１５】
【数３】γ≒３ｔfox2／（３ｔbox ＋ｔSOI1） となり、基板バイアス定数γが極めて小さい値になる。
【００１６】近年、ＶＴＭＯＳ技術やＤＴＭＯＳ技術の
特徴を従来以上に活用するとともに高速性と消費電力の
低減との両立を可能にするために、ＭＯＳトランジスタ
のしきい値電圧を低下させたまま基板バイアス値を増大
させることができるようにすることが所望されている
が、かかる不都合のためにこれらの両立は困難なものと
なっている。。
特徴を従来以上に活用するとともに高速性と消費電力の
低減との両立を可能にするために、ＭＯＳトランジスタ
のしきい値電圧を低下させたまま基板バイアス値を増大
させることができるようにすることが所望されている
が、かかる不都合のためにこれらの両立は困難なものと
なっている。。
【００１７】本発明の目的は、更なる高速性及び消費電
力の低減を可能にするしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路及びしきい値電圧を制御方法
を提供することである。
力の低減を可能にするしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路及びしきい値電圧を制御方法
を提供することである。
【００１８】
【課題を解決するための手段】本発明によるしきい値電
圧を制御しうるＭＯＳトランジスタを有する回路は、ボ
ディ電位を変化させることによってしきい値電圧を制御
しうるＭＯＳトランジスタを具え、そのＭＯＳトランジ
スタが、半導体材料によって構成された基板、半導体材
料によって構成された単結晶層及びこれら基板と単結晶
層との間に介在する絶縁層を有するＳＯＩを有し、前記
単結晶層に、ソース領域と、ドレイン領域と、これらソ
ース領域とドレイン領域とによって包囲された包囲領域
とが形成され、その包囲領域の空乏層が前記絶縁層に達
した状態で、前記ＭＯＳトランジスタを、前記基板に第
１の極性の電圧を印加することによって、前記包囲領域
の前記絶縁層に対する接合面付近に第２の極性の電荷を
誘起させたＥＩＢ−ＭＯＳトランジスタとしたことを特
徴とするものである。
圧を制御しうるＭＯＳトランジスタを有する回路は、ボ
ディ電位を変化させることによってしきい値電圧を制御
しうるＭＯＳトランジスタを具え、そのＭＯＳトランジ
スタが、半導体材料によって構成された基板、半導体材
料によって構成された単結晶層及びこれら基板と単結晶
層との間に介在する絶縁層を有するＳＯＩを有し、前記
単結晶層に、ソース領域と、ドレイン領域と、これらソ
ース領域とドレイン領域とによって包囲された包囲領域
とが形成され、その包囲領域の空乏層が前記絶縁層に達
した状態で、前記ＭＯＳトランジスタを、前記基板に第
１の極性の電圧を印加することによって、前記包囲領域
の前記絶縁層に対する接合面付近に第２の極性の電荷を
誘起させたＥＩＢ−ＭＯＳトランジスタとしたことを特
徴とするものである。
【００１９】本発明によるしきい値電圧を制御しうるＭ
ＯＳトランジスタを有する回路によれば、基板に第１の
極性の電圧（すなわち、正電圧又は負電圧）を印加す
る。これによって、基板に第１の極性の電荷が誘起され
る（正電圧を印加した場合には、正の電荷すなわちホー
ルが誘起され、負電圧を印加した場合には、負の電荷す
なわち電子が誘起される。）。このように第１の極性の
電荷が誘起されることによって、空乏層が絶縁層に達し
た包囲領域の絶縁層に対する接合面付近に第２の極性の
電荷が誘起される（正電圧を印加した場合には、負の電
荷すなわち電子が誘起され、負電圧を印加した場合に
は、正の電荷すなわちホールが誘起される。）。
ＯＳトランジスタを有する回路によれば、基板に第１の
極性の電圧（すなわち、正電圧又は負電圧）を印加す
る。これによって、基板に第１の極性の電荷が誘起され
る（正電圧を印加した場合には、正の電荷すなわちホー
ルが誘起され、負電圧を印加した場合には、負の電荷す
なわち電子が誘起される。）。このように第１の極性の
電荷が誘起されることによって、空乏層が絶縁層に達し
た包囲領域の絶縁層に対する接合面付近に第２の極性の
電荷が誘起される（正電圧を印加した場合には、負の電
荷すなわち電子が誘起され、負電圧を印加した場合に
は、正の電荷すなわちホールが誘起される。）。
【００２０】このように絶縁層に対する接合面付近に第
２の極性の電荷が存在することによって、ＭＯＳトラン
ジスタの空乏層深さが単結晶層の厚さに相当することに
なる。既に説明したように、基板バイアス定数は空乏層
深さに反比例するので、従来の完全空乏型ＳＯＩ ＭＯ
Ｓトランジスタのように空乏層深さが単結晶層の厚さと
絶縁層の厚さとの和に相当する場合に比べて基板バイア
ス定数を大きくすることができる。したがって、本発明
によるしきい値電圧を制御しうるＭＯＳトランジスタを
有する回路によれば、不純物濃度を高くすることなく基
板バイアス定数を大きくすることができ、その結果、し
きい値電圧を制御しうるＭＯＳトランジスタを有する回
路の更なる高速性及び消費電力の低減を可能にする。
２の極性の電荷が存在することによって、ＭＯＳトラン
ジスタの空乏層深さが単結晶層の厚さに相当することに
なる。既に説明したように、基板バイアス定数は空乏層
深さに反比例するので、従来の完全空乏型ＳＯＩ ＭＯ
Ｓトランジスタのように空乏層深さが単結晶層の厚さと
絶縁層の厚さとの和に相当する場合に比べて基板バイア
ス定数を大きくすることができる。したがって、本発明
によるしきい値電圧を制御しうるＭＯＳトランジスタを
有する回路によれば、不純物濃度を高くすることなく基
板バイアス定数を大きくすることができ、その結果、し
きい値電圧を制御しうるＭＯＳトランジスタを有する回
路の更なる高速性及び消費電力の低減を可能にする。
【００２１】本発明によるしきい値電圧制御方法は、ボ
ディ電位を変化させることによってしきい値電圧を制御
しうるＭＯＳトランジスタを具え、そのＭＯＳトランジ
スタが、半導体材料によって構成された基板、半導体材
料によって構成された単結晶層及びこれら基板と単結晶
層との間に介在する絶縁層を有するＳＯＩを有し、前記
単結晶層に、ソース領域と、ドレイン領域と、これらソ
ース領域とドレイン領域とによって包囲された包囲領域
とが形成され、その包囲領域の空乏層が前記絶縁層に達
した状態で、前記ＭＯＳトランジスタを、前記基板に第
１の極性の電圧を印加し、前記包囲領域の前記絶縁層に
対する接合面付近に第２の極性の電荷を誘起させたＥＩ
Ｂ−ＭＯＳトランジスタとすることを特徴とするもので
ある。
ディ電位を変化させることによってしきい値電圧を制御
しうるＭＯＳトランジスタを具え、そのＭＯＳトランジ
スタが、半導体材料によって構成された基板、半導体材
料によって構成された単結晶層及びこれら基板と単結晶
層との間に介在する絶縁層を有するＳＯＩを有し、前記
単結晶層に、ソース領域と、ドレイン領域と、これらソ
ース領域とドレイン領域とによって包囲された包囲領域
とが形成され、その包囲領域の空乏層が前記絶縁層に達
した状態で、前記ＭＯＳトランジスタを、前記基板に第
１の極性の電圧を印加し、前記包囲領域の前記絶縁層に
対する接合面付近に第２の極性の電荷を誘起させたＥＩ
Ｂ−ＭＯＳトランジスタとすることを特徴とするもので
ある。
【００２２】本発明によれば、ＭＯＳトランジスタの更
なる高速性及び消費電力の低減を可能にする。
なる高速性及び消費電力の低減を可能にする。
【００２３】ＥＩＢ−ＭＯＳトランジスタを、ＤＴＭＯ
Ｓ技術を用いて構成したＥＩＢ−ＤＴＭＯＳトランジス
タなどとすることができ、好適には、チャネルに誘起さ
れるキャリアと同一の導電型となるようにチャネルを不
純物ドーピングしたアキュミュレーションモードＤＴＭ
ＯＳトランジスタとする。また、ＥＩＢ−ＭＯＳトラン
ジスタによってＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）回路を構成した場合にも本発明を適用するこ
とかできる。
Ｓ技術を用いて構成したＥＩＢ−ＤＴＭＯＳトランジス
タなどとすることができ、好適には、チャネルに誘起さ
れるキャリアと同一の導電型となるようにチャネルを不
純物ドーピングしたアキュミュレーションモードＤＴＭ
ＯＳトランジスタとする。また、ＥＩＢ−ＭＯＳトラン
ジスタによってＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
ＭＯＳ）回路を構成した場合にも本発明を適用するこ
とかできる。
【００２４】
【発明の実施の形態】本発明によるしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路及びしきい値電
圧を制御方法の実施の形態を、図面を参照して詳細に説
明する。なお、図面中のｎ，ｐ等は、その領域の導電型
を表すものとする。図１は、本発明によるしきい値電圧
を制御しうるＭＯＳトランジスタを有する回路の第１の
実施の形態を示す図である。本実施の形態では、ＭＯＳ
トランジスタをｎ型のＳＯＩ ＭＯＳトランジスタと
し、このＳＯＩ ＭＯＳトランジスタは、シリコンによ
って構成された基板２０、単結晶シリコンによって構成
された単結晶層２１及びこれら基板２０と単結晶層２１
との間に介在するＳｉＯ2 によって構成された絶縁層２
２を有するＳＯＩ２３を有する。
しうるＭＯＳトランジスタを有する回路及びしきい値電
圧を制御方法の実施の形態を、図面を参照して詳細に説
明する。なお、図面中のｎ，ｐ等は、その領域の導電型
を表すものとする。図１は、本発明によるしきい値電圧
を制御しうるＭＯＳトランジスタを有する回路の第１の
実施の形態を示す図である。本実施の形態では、ＭＯＳ
トランジスタをｎ型のＳＯＩ ＭＯＳトランジスタと
し、このＳＯＩ ＭＯＳトランジスタは、シリコンによ
って構成された基板２０、単結晶シリコンによって構成
された単結晶層２１及びこれら基板２０と単結晶層２１
との間に介在するＳｉＯ2 によって構成された絶縁層２
２を有するＳＯＩ２３を有する。
【００２５】単結晶層２１には、ｎ型のソース領域２４
と、ｎ型のドレイン領域２５と、これらソース領域とド
レイン領域とによって包囲された包囲領域としてのボデ
ィ２６とが形成される。ボディ２６の空乏層は絶縁層２
２に達する。また、ボディ２６とゲート電極２７との間
にゲート電極２８が介在する。
と、ｎ型のドレイン領域２５と、これらソース領域とド
レイン領域とによって包囲された包囲領域としてのボデ
ィ２６とが形成される。ボディ２６の空乏層は絶縁層２
２に達する。また、ボディ２６とゲート電極２７との間
にゲート電極２８が介在する。
【００２６】本実施の形態では、基板２０に第１の極性
の電圧として負の電圧Ｖsub1を印加する。このような電
圧Ｖsub1を、しきい値電圧を制御しうるＭＯＳトランジ
スタを有する回路の外部から印可し又はしきい値電圧を
制御しうるＭＯＳトランジスタを有する回路内部で生成
して印加する。
の電圧として負の電圧Ｖsub1を印加する。このような電
圧Ｖsub1を、しきい値電圧を制御しうるＭＯＳトランジ
スタを有する回路の外部から印可し又はしきい値電圧を
制御しうるＭＯＳトランジスタを有する回路内部で生成
して印加する。
【００２７】本実施の形態の動作を説明する。基板２０
に電圧Ｖsub1が印加されると、基板２０に電子が誘起さ
れる。このように電子が誘起されることによって、ボデ
ィ２６の絶縁層２２に対する接合面付近にホールが誘起
される。すなわち、従来の完全空乏型ＳＯＩトランジス
タには存在しなかったＰ型領域を、電圧Ｖsub1によって
電気的にボディ２６に設ける。このような構造のＭＯＳ
トランジスタを、ＥＩＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｉｎｄｕｃｅｄ Ｂｏｄｙ）−ＭＯＳトランジスタと称
する。
に電圧Ｖsub1が印加されると、基板２０に電子が誘起さ
れる。このように電子が誘起されることによって、ボデ
ィ２６の絶縁層２２に対する接合面付近にホールが誘起
される。すなわち、従来の完全空乏型ＳＯＩトランジス
タには存在しなかったＰ型領域を、電圧Ｖsub1によって
電気的にボディ２６に設ける。このような構造のＭＯＳ
トランジスタを、ＥＩＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｉｎｄｕｃｅｄ Ｂｏｄｙ）−ＭＯＳトランジスタと称
する。
【００２８】このように接合面付近にホールが存在する
ことによって、空乏層深さが単結晶層２１の厚さｔSOI2
に相当することになる。したがって、ゲート酸化膜２８
の厚さをｔfox3とした場合、このＳＯＩ ＭＯＳトラン
ジスタの基板バイアス定数γは、
ことによって、空乏層深さが単結晶層２１の厚さｔSOI2
に相当することになる。したがって、ゲート酸化膜２８
の厚さをｔfox3とした場合、このＳＯＩ ＭＯＳトラン
ジスタの基板バイアス定数γは、
【００２９】
【数４】γ≒３ｔfox3／ｔSOI2 となり、基板バイアス定数γがボディ２６の不純物濃度
に依存しないこととなる。したがって、本実施の形態に
よれば、しきい値電圧に依存せずに基板バイアス定数γ
を設定することができ、しかも単結晶層２１の厚さｔ
SOI2が薄くなるに従って基板バイアス定数γが増大する
ことがわかる。その結果、しきい値電圧を制御しうるＭ
ＯＳトランジスタを有する回路の更なる高速性及び消費
電力の低減を可能にする。
に依存しないこととなる。したがって、本実施の形態に
よれば、しきい値電圧に依存せずに基板バイアス定数γ
を設定することができ、しかも単結晶層２１の厚さｔ
SOI2が薄くなるに従って基板バイアス定数γが増大する
ことがわかる。その結果、しきい値電圧を制御しうるＭ
ＯＳトランジスタを有する回路の更なる高速性及び消費
電力の低減を可能にする。
【００３０】図２は、本発明によるしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路の第２の実施の
形態を示す図である。本実施の形態では、ＭＯＳトラン
ジスタをｎ型のインバージョンモードＤＴＭＯＳトラン
ジスタ２９とし、その基板には負の電圧Ｖsub2を印可す
る。本実施の形態も、上記実施の形態と同様の作用効果
を有する。
しうるＭＯＳトランジスタを有する回路の第２の実施の
形態を示す図である。本実施の形態では、ＭＯＳトラン
ジスタをｎ型のインバージョンモードＤＴＭＯＳトラン
ジスタ２９とし、その基板には負の電圧Ｖsub2を印可す
る。本実施の形態も、上記実施の形態と同様の作用効果
を有する。
【００３１】図３は、本発明によるしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路の第３の実施の
形態を示す図である。本実施の形態では、ＭＯＳトラン
ジスタを、チャネルに誘起されるキャリアと同一の導電
型（この場合、ｎ型）となるようにチャネルを不純物ド
ーピングしたｎ型のアキュミュレーションモードＤＴＭ
ＯＳトランジスタ３０とし、その基板には負の電圧Ｖ
sub3を印可する。本実施の形態では、後に説明するよう
に、基板バイアス定数γを著しく増大させたまましきい
値電圧が低下し、高速性及び消費電力の低減の両立に更
に好適なものとなる。
しうるＭＯＳトランジスタを有する回路の第３の実施の
形態を示す図である。本実施の形態では、ＭＯＳトラン
ジスタを、チャネルに誘起されるキャリアと同一の導電
型（この場合、ｎ型）となるようにチャネルを不純物ド
ーピングしたｎ型のアキュミュレーションモードＤＴＭ
ＯＳトランジスタ３０とし、その基板には負の電圧Ｖ
sub3を印可する。本実施の形態では、後に説明するよう
に、基板バイアス定数γを著しく増大させたまましきい
値電圧が低下し、高速性及び消費電力の低減の両立に更
に好適なものとなる。
【００３２】図４は、本発明によるしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路の第４の実施の
形態を示す図である。本実施の形態では、ｎ型及びｐ型
のインバージョンモードＤＴＭＯＳトランジスタによっ
てＣＭＯＳ回路３１を構成し、その基板に負の電圧Ｖ
sub4及び正の電圧Ｖsub5をそれぞれ印加する。本実施の
形態も、上記実施の形態と同様の作用効果を有する。
しうるＭＯＳトランジスタを有する回路の第４の実施の
形態を示す図である。本実施の形態では、ｎ型及びｐ型
のインバージョンモードＤＴＭＯＳトランジスタによっ
てＣＭＯＳ回路３１を構成し、その基板に負の電圧Ｖ
sub4及び正の電圧Ｖsub5をそれぞれ印加する。本実施の
形態も、上記実施の形態と同様の作用効果を有する。
【００３３】図５は、本発明によるしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路の第５の実施の
形態を示す図である。本実施の形態では、ｎ型及びｐ型
のアキュムレーションモードＤＴＭＯＳトランジスタに
よってＣＭＯＳ回路３２を構成し、その基板に負の電圧
Ｖsub6及び正の電圧Ｖsub7をそれぞれ印加する。本実施
の形態も、上記実施の形態と同様の作用効果を有する。
しうるＭＯＳトランジスタを有する回路の第５の実施の
形態を示す図である。本実施の形態では、ｎ型及びｐ型
のアキュムレーションモードＤＴＭＯＳトランジスタに
よってＣＭＯＳ回路３２を構成し、その基板に負の電圧
Ｖsub6及び正の電圧Ｖsub7をそれぞれ印加する。本実施
の形態も、上記実施の形態と同様の作用効果を有する。
【００３４】次に、ＥＩＢ−ＤＴＭＯＳトランジスタ、
完全空乏型ＳＯＩ ＭＯＳトランジスタ及び基板部分の
電圧が零のＥＩＢ−ＭＯＳトランジスタの特性を、図６
及び７を用いて比較する。なお、いずれのトランジスタ
も、ゲート酸化膜、単結晶層及び絶縁層の厚さをそれぞ
れ１０ｎｍ，４０ｎｍ及び１００ｎｍとし、ボディＰ型
（したがってインバージョンモード）で不純物濃度を１
０16ｃｍ-3とする。図６は、サブスレッショルド特性を
示す図である。この場合、横軸にゲート電圧Ｖgsをとる
とともに縦軸にドレイン電流Ｉdsをとる。曲線ＦＤで示
す完全空乏型ＳＯＩ ＭＯＳトランジスタの場合、オン
時の電流が大きい反面オフ時（Ｖgs＝０）のときのドレ
イン電流が非常に大きくなる。一方、曲線ＥＴＩＣで示
す基板部分の電圧が零のＥＩＢ−ＭＯＳトランジスタの
場合、オフ時の電流が低く抑制されているが、オン時の
電流も小さく、高速性がないことがわかる。曲線ＥＩＢ
−ＤＴＭＯＳで示すＥＩＢ−ＤＴＭＯＳトランジスタの
場合、しきい値電圧がオン時とオフ時でダイナミックに
変化するために、オン時の電流は大きくなり、かつ、オ
フ時の電流が小さくなり、その結果、高速性と消費電力
の低減とが両立される。
完全空乏型ＳＯＩ ＭＯＳトランジスタ及び基板部分の
電圧が零のＥＩＢ−ＭＯＳトランジスタの特性を、図６
及び７を用いて比較する。なお、いずれのトランジスタ
も、ゲート酸化膜、単結晶層及び絶縁層の厚さをそれぞ
れ１０ｎｍ，４０ｎｍ及び１００ｎｍとし、ボディＰ型
（したがってインバージョンモード）で不純物濃度を１
０16ｃｍ-3とする。図６は、サブスレッショルド特性を
示す図である。この場合、横軸にゲート電圧Ｖgsをとる
とともに縦軸にドレイン電流Ｉdsをとる。曲線ＦＤで示
す完全空乏型ＳＯＩ ＭＯＳトランジスタの場合、オン
時の電流が大きい反面オフ時（Ｖgs＝０）のときのドレ
イン電流が非常に大きくなる。一方、曲線ＥＴＩＣで示
す基板部分の電圧が零のＥＩＢ−ＭＯＳトランジスタの
場合、オフ時の電流が低く抑制されているが、オン時の
電流も小さく、高速性がないことがわかる。曲線ＥＩＢ
−ＤＴＭＯＳで示すＥＩＢ−ＤＴＭＯＳトランジスタの
場合、しきい値電圧がオン時とオフ時でダイナミックに
変化するために、オン時の電流は大きくなり、かつ、オ
フ時の電流が小さくなり、その結果、高速性と消費電力
の低減とが両立される。
【００３５】図７は、オン電流／オフ電流特性を示す図
である。この場合、横軸にオン電流Ｉonをとるとともに
縦軸にオフ電流Ｉoff をとる。図からわかるように、Ｅ
ＩＢ−ＤＴＭＯＳトランジスタの場合、オフ電流が小さ
くオン電流が大きいことがわかる。なお、この場合のＥ
ＩＢ−ＤＴＭＯＳトランジスタの基板バイアス定数γは
０．８であった。また、ＥＩＢ−ＤＴＭＯＳトランジス
タの他の特徴として、短チャネル効果に強いということ
も挙げることもできる。
である。この場合、横軸にオン電流Ｉonをとるとともに
縦軸にオフ電流Ｉoff をとる。図からわかるように、Ｅ
ＩＢ−ＤＴＭＯＳトランジスタの場合、オフ電流が小さ
くオン電流が大きいことがわかる。なお、この場合のＥ
ＩＢ−ＤＴＭＯＳトランジスタの基板バイアス定数γは
０．８であった。また、ＥＩＢ−ＤＴＭＯＳトランジス
タの他の特徴として、短チャネル効果に強いということ
も挙げることもできる。
【００３６】次に、従来のＤＴＭＯＳトランジスタ及び
ＥＩＢ−ＤＴＭＯＳトランジスタの特性を、図８及び９
を用いて比較する。図８は、しきい値電圧と基板バイア
ス係数との関係を示す図である。この場合、横軸に基板
バイアス定数γをとるとともに縦軸にしきい値電圧Ｖth
をとる。また、従来のＤＴＭＯＳトランジスタの変化を
曲線Ｃｏｎｖ．で示し、インバージョンモードのＥＩＢ
−ＤＴＭＯＳトランジスタの変化を、Ｉｎｖ．ＥＩＢで
示し、アキュムレーションモードのＥＩＢ−ＤＴＭＯＳ
トランジスタの特性をＡｃｃ．ＥＩＢで示す。図からわ
かるように、アキュムレーションモードのＥＩＢ−ＤＴ
ＭＯＳトランジスタではしきい値電圧Ｖthを低く維持し
たまま基板バイアス定数γを大きくできることがわか
る。
ＥＩＢ−ＤＴＭＯＳトランジスタの特性を、図８及び９
を用いて比較する。図８は、しきい値電圧と基板バイア
ス係数との関係を示す図である。この場合、横軸に基板
バイアス定数γをとるとともに縦軸にしきい値電圧Ｖth
をとる。また、従来のＤＴＭＯＳトランジスタの変化を
曲線Ｃｏｎｖ．で示し、インバージョンモードのＥＩＢ
−ＤＴＭＯＳトランジスタの変化を、Ｉｎｖ．ＥＩＢで
示し、アキュムレーションモードのＥＩＢ−ＤＴＭＯＳ
トランジスタの特性をＡｃｃ．ＥＩＢで示す。図からわ
かるように、アキュムレーションモードのＥＩＢ−ＤＴ
ＭＯＳトランジスタではしきい値電圧Ｖthを低く維持し
たまま基板バイアス定数γを大きくできることがわか
る。
【００３７】図９は、オン電流／オフ電流特性を示す図
である。この場合、横軸にオン電流Ｉonをとるとともに
縦軸にオフ電流Ｉoff をとる。図からわかるように、ア
キュムレーションモードのＥＩＢ−ＤＴＭＯＳトランジ
スタでは、高速性と高速性と消費電力の低減とが最も両
立されていることがわかる。
である。この場合、横軸にオン電流Ｉonをとるとともに
縦軸にオフ電流Ｉoff をとる。図からわかるように、ア
キュムレーションモードのＥＩＢ−ＤＴＭＯＳトランジ
スタでは、高速性と高速性と消費電力の低減とが最も両
立されていることがわかる。
【００３８】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態については、Ｎ型のＭＯＳトランジ
スタについて説明したが、Ｐ型のＭＯＳトランジスタに
ついても本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路及びしきい値電圧を制御方法
を同様に適用することができる。しきい値電圧を制御し
うるＭＯＳトランジスタとして、ＶＴＭＯＳ技術を用い
て構成したＶＴＭＯＳトランジスタを用いることができ
る。また、他のしきい値電圧制御技術を用いて大きな基
板バイアス定数を生かすこともできる。
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態については、Ｎ型のＭＯＳトランジ
スタについて説明したが、Ｐ型のＭＯＳトランジスタに
ついても本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路及びしきい値電圧を制御方法
を同様に適用することができる。しきい値電圧を制御し
うるＭＯＳトランジスタとして、ＶＴＭＯＳ技術を用い
て構成したＶＴＭＯＳトランジスタを用いることができ
る。また、他のしきい値電圧制御技術を用いて大きな基
板バイアス定数を生かすこともできる。
【図１】本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路の第１の実施の形態を示す図
である。
トランジスタを有する回路の第１の実施の形態を示す図
である。
【図２】本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路の第２の実施の形態を示す図
である。
トランジスタを有する回路の第２の実施の形態を示す図
である。
【図３】本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路の第３の実施の形態を示す図
である。
トランジスタを有する回路の第３の実施の形態を示す図
である。
【図４】本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路の第４の実施の形態を示す図
である。
トランジスタを有する回路の第４の実施の形態を示す図
である。
【図５】本発明によるしきい値電圧を制御しうるＭＯＳ
トランジスタを有する回路の第５の実施の形態を示す図
である。
トランジスタを有する回路の第５の実施の形態を示す図
である。
【図６】サブスレッショルド特性を示す図である。
【図７】オン電流／オフ電流特性を示す図である。
【図８】しきい値電圧と基板バイアス係数との関係を示
す図である。
す図である。
【図９】オン電流／オフ電流特性を示す図である。
【図１０】従来のＤＴＭＯＳトランジスタを示す図であ
る。
る。
【図１１】ＤＴＭＯＳトランジスタ及び通常のＭＯＳト
ランジスタのゲート特性を示す図である。
ランジスタのゲート特性を示す図である。
【図１２】従来のＭＯＳトランジスタを示す図である。
【図１３】従来のＳＯＩ ＭＯＳトランジスタを示す図
である。
である。
１，１３，２０ 基板 ２，１７，２１ 単結晶層 ３，１８，２２ 絶縁層 ４，１６，２３ ＳＯＩ ５，１１，２４ ソース領域 ６，１２，２５ ドレイン領域 ７，２６ ボディ ８，１５，１９，２８ ゲート酸化膜 ９，１４，２７ ゲート電極 １０ ワイヤ ２９ インバージョンモードＤＴＭＯＳトランジスタ ３０ アキュムレーションモードＤＴＭＯＳトランジス
タ ３１，３２ ＣＭＯＳ回路 Ｉds ドレイン電流 ｌd 空乏層の深さ ｔbox 絶縁層１８の厚さ ｔfox1 ゲート酸化膜１５の厚さ ｔfox2 ゲート酸化膜１９の厚さ ｔfox3 ゲート酸化膜２８の厚さ ｔSOI1 単結晶層１７の厚さ ｔSOI2 単結晶層２１の厚さ Ｖbs ボディ部分の電圧 Ｖdd 電源電圧 Ｖgs ゲート電圧 Ｖsub1，Ｖsub2，Ｖsub3，Ｖsub4，Ｖsub5，Ｖsub6，Ｖ
sub7 基板電圧 Ｖth しきい値電圧 ΔＶth しきい値電圧の変化分
タ ３１，３２ ＣＭＯＳ回路 Ｉds ドレイン電流 ｌd 空乏層の深さ ｔbox 絶縁層１８の厚さ ｔfox1 ゲート酸化膜１５の厚さ ｔfox2 ゲート酸化膜１９の厚さ ｔfox3 ゲート酸化膜２８の厚さ ｔSOI1 単結晶層１７の厚さ ｔSOI2 単結晶層２１の厚さ Ｖbs ボディ部分の電圧 Ｖdd 電源電圧 Ｖgs ゲート電圧 Ｖsub1，Ｖsub2，Ｖsub3，Ｖsub4，Ｖsub5，Ｖsub6，Ｖ
sub7 基板電圧 Ｖth しきい値電圧 ΔＶth しきい値電圧の変化分
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−162417（ＪＰ，Ａ) 特開 平７−131025（ＪＰ，Ａ) 特開 平10−256556（ＪＰ，Ａ) Ｆａｒｉｂｏｒｚ Ａｓｓａｄｅｒａ ｇｈｉ ｅｔ ａｌ．，”Ａ Ｄｙｎａ ｍｉｃ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔ ａｇｅ ＭＯＳＦＥＴ（ＤＴＭＯＳ）ｆ ｏｒ Ｕｌｔｒａ−Ｌｏｗ Ｏｐｅｒａ ｔｉｏｎ”，1994，ＩＥＤＭ Ｔｅｃ ｈ．Ｄｉｇ．，ｐ．809−812 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (8)
- 【請求項１】 ボディ電位を変化させることによってし
きい値電圧を制御しうるＭＯＳトランジスタを具え、そ
のＭＯＳトランジスタが、半導体材料によって構成され
た基板、半導体材料によって構成された単結晶層及びこ
れら基板と単結晶層との間に介在する絶縁層を有するＳ
ＯＩを有し、前記単結晶層に、ソース領域と、ドレイン
領域と、これらソース領域とドレイン領域とによって包
囲された包囲領域とが形成され、その包囲領域の空乏層
が前記絶縁層に達した状態で、前記ＭＯＳトランジスタ
を、前記基板に第１の極性の電圧を印加することによっ
て、前記包囲領域の前記絶縁層に対する接合面付近に第
２の極性の電荷を誘起させたＥＩＢ−ＭＯＳトランジス
タとしたことを特徴とするしきい値電圧を制御しうるＭ
ＯＳトランジスタを有する回路。 - 【請求項２】 前記ＥＩＢ−ＭＯＳトランジスタを、Ｄ
ＴＭＯＳ技術を用いて構成したＥＩＢ−ＤＴＭＯＳトラ
ンジスタとしたことを特徴とする請求項１記載のしきい
値電圧を制御しうるＭＯＳトランジスタを有する回路。 - 【請求項３】 前記ＥＩＢ−ＤＴＭＯＳトランジスタ
を、チャネルに誘起されるキャリアと同一の導電型とな
るようにチャネルを不純物ドーピングしたアキュミュレ
ーションモードＤＴＭＯＳトランジスタとしたことを特
徴とする請求項２記載のしきい値電圧を制御しうるＭＯ
Ｓトランジスタを有する回路。 - 【請求項４】 前記ＥＩＢ−ＭＯＳトランジスタによっ
てＣＭＯＳ回路を構成したことを特徴とする請求項１か
ら３のうちのいずれか１項に記載のしきい値電圧を制御
しうるＭＯＳトランジスタを有する回路。 - 【請求項５】 ボディ電位を変化させることによってし
きい値電圧を制御しうるＭＯＳトランジスタを具え、そ
のＭＯＳトランジスタが、半導体材料によって構成され
た基板、半導体材料によって構成された単結晶層及びこ
れら基板と単結晶層との間に介在する絶縁層を有するＳ
ＯＩを有し、前記単結晶層に、ソース領域と、ドレイン
領域と、これらソース領域とドレイン領域とによって包
囲された包囲領域とが形成され、その包囲領域の空乏層
が前記絶縁層に達した状態で、前記ＭＯＳトランジスタ
を、前記基板に第１の極性の電圧を印加し、前記包囲領
域の前記絶縁層に対する接合面付近に第２の極性の電荷
を誘起させたＥＩＢ−ＭＯＳトランジスタとすることを
特徴とするしきい値電圧制御方法。 - 【請求項６】 前記ＥＩＢ−ＭＯＳトランジスタを、Ｄ
ＴＭＯＳ技術を用いて構成したＥＩＢ−ＤＴＭＯＳトラ
ンジスタとしたことを特徴とする請求項５記載のしきい
値電圧制御方法。 - 【請求項７】 前記ＥＩＢ−ＭＯＳトランジスタを、チ
ャネルに誘起されるキャリアと同一の導電型となるよう
にチャネルを不純物ドーピングしたアキュミュレーショ
ンモードＥＩＢ−ＤＴＭＯＳトランジスタとしたことを
特徴とする請求項５記載のしきい値電圧制御方法。 - 【請求項８】 前記ＥＩＢ−ＭＯＳトランジスタによっ
てＣＭＯＳ回路を構成したことを特徴とする請求項７記
載のしきい値電圧制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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