JPH06112478A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06112478A JPH06112478A JP26229292A JP26229292A JPH06112478A JP H06112478 A JPH06112478 A JP H06112478A JP 26229292 A JP26229292 A JP 26229292A JP 26229292 A JP26229292 A JP 26229292A JP H06112478 A JPH06112478 A JP H06112478A
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- JP
- Japan
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- layer
- impurity concentration
- source
- conductivity type
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速かつ微細化可能なＭＯＳＦＥＴ構造とそ
の製法を提供する。 【構成】 チャネル部に基板１１と同電導型の濃い不純
物層１３をイオン注入法で形成し、ソース・ドレイン拡
散層１５形成後、基板１１と反対の電導型のイオンを注
入し、チャネル部の濃い不純物層１３の濃度を拡散層付
近で低減化する。チャネル中央付近のみに基板１１と同
電導型の濃い不純物層１３を有し、ソース／ドレイン拡
散層１５付近の不純物濃度を低くする。 【効果】 ソース／ドレイン拡散層付近の不純物濃度を
低くできるため、その接合容量を低減化でき、交流動作
において高速化できる。弱反転状態では実効的なチャネ
ル長を短くできるため、相互コンダクタンスを向上させ
ることができる。さらに、パンチスルー耐圧の向上も達
成することができる。
の製法を提供する。 【構成】 チャネル部に基板１１と同電導型の濃い不純
物層１３をイオン注入法で形成し、ソース・ドレイン拡
散層１５形成後、基板１１と反対の電導型のイオンを注
入し、チャネル部の濃い不純物層１３の濃度を拡散層付
近で低減化する。チャネル中央付近のみに基板１１と同
電導型の濃い不純物層１３を有し、ソース／ドレイン拡
散層１５付近の不純物濃度を低くする。 【効果】 ソース／ドレイン拡散層付近の不純物濃度を
低くできるため、その接合容量を低減化でき、交流動作
において高速化できる。弱反転状態では実効的なチャネ
ル長を短くできるため、相互コンダクタンスを向上させ
ることができる。さらに、パンチスルー耐圧の向上も達
成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特にトランジスタ構造に使用されるものである。
で、特にトランジスタ構造に使用されるものである。
【０００２】
【従来の技術】図２を参照して従来技術のｎチャネルＭ
ＯＳＦＥＴの構造を説明する。
ＯＳＦＥＴの構造を説明する。
【０００３】ｐ型シリコン基板（１）にゲート酸化膜
（２）を介してゲート電極（３）がある。又、シリコン
基板（１）中には、ソース及びドレイン領域間のパンチ
スルー現象防止用の比較的濃いｐ型不純物層（４）が存
在する。ソース・ドレイン電極にはｎ+ 層（５）が形成
されている。
（２）を介してゲート電極（３）がある。又、シリコン
基板（１）中には、ソース及びドレイン領域間のパンチ
スルー現象防止用の比較的濃いｐ型不純物層（４）が存
在する。ソース・ドレイン電極にはｎ+ 層（５）が形成
されている。
【０００４】
【発明が解決しようとする課題】図２に示した従来構造
のＭＯＳＦＥＴでは、ソース・ドレインｎ+ 層（５）に
接する不純物層（４）の濃度Ｎｐが濃いため、ソース・
ドレインｎ+ 層（５）の空乏層幅は低く抑えられ短チャ
ネル効果制御に効果がある。しかし、ソース・ドレイン
拡散層（５）のジャンクション容量Ｃｊが増大する。即
ち、ＣｊはＮｐによって次のように表される。
のＭＯＳＦＥＴでは、ソース・ドレインｎ+ 層（５）に
接する不純物層（４）の濃度Ｎｐが濃いため、ソース・
ドレインｎ+ 層（５）の空乏層幅は低く抑えられ短チャ
ネル効果制御に効果がある。しかし、ソース・ドレイン
拡散層（５）のジャンクション容量Ｃｊが増大する。即
ち、ＣｊはＮｐによって次のように表される。
【０００５】 Ｃｊ＝Ｓ（ε・ｑ・Ｎｐ／２（Ｖｂｉ＋Ｖ））1/2 （１） ここで、Ｓは拡散層の面積、εはＳｉの誘電率、ｑは電
荷、Ｖｂｉはｎ+ 層（５）と不純物層（４）のビルトイ
ン電位、Ｖはソース／ドレインに印加する電圧である。
式（１）より、ＣｊはＮｐ1/2 に比例するため。ソース
／ドレイン間のパンチスルーを抑制するために、Ｎｐを
増加するとＣｊが増大してしまう事になる。従って、Ｍ
ＯＳＦＥＴの交流動作の場合、Ｎｐを上げると高速動作
が困難となり、従来技術のＭＯＳＦＥＴでは高速でかつ
高集積化が非常に困難である。
荷、Ｖｂｉはｎ+ 層（５）と不純物層（４）のビルトイ
ン電位、Ｖはソース／ドレインに印加する電圧である。
式（１）より、ＣｊはＮｐ1/2 に比例するため。ソース
／ドレイン間のパンチスルーを抑制するために、Ｎｐを
増加するとＣｊが増大してしまう事になる。従って、Ｍ
ＯＳＦＥＴの交流動作の場合、Ｎｐを上げると高速動作
が困難となり、従来技術のＭＯＳＦＥＴでは高速でかつ
高集積化が非常に困難である。
【０００６】又、三極管領域（Ｖｄ＜＜Ｖｇ−Ｖｔとな
る領域）の相互コンダクタンスＧｍは次式のようになっ
ている。
る領域）の相互コンダクタンスＧｍは次式のようになっ
ている。
【０００７】 Ｇｍ＝Ｗ／ＬμＣｏｘＶｄ （２） ここで、Ｗはチャネル巾、Ｌはチャネル長、μは移動
度、Ｃｏｘはゲート容量、Ｖｄはドレイン電圧である。
また、移動度μは実効ゲート電界Ｅｅｆの１／３乗に比
例するため、ゲート電圧Ｖｇと次のような関係がある。
度、Ｃｏｘはゲート容量、Ｖｄはドレイン電圧である。
また、移動度μは実効ゲート電界Ｅｅｆの１／３乗に比
例するため、ゲート電圧Ｖｇと次のような関係がある。
【０００８】 μ∝（Ｅｅｆ）-1/3≒［｛２ｑＮｐ（２φ＋Ｖｂ）／ε｝1/2 ＋Ｃｏｘ（Ｖｇ−Ｖｔ）／（２ε）］-1/3 （３） ここで、Ｖｂは基板電位、Ｖｔはしきい値電圧、φはシ
リコン表面のポテンシャルである。
リコン表面のポテンシャルである。
【０００９】式（３）からわかるように、パンチスルー
を防止するためにＮｐを増加させると移動度が減少す
る。また、キャリアを増加させるためにＶｇを上げ、ゲ
ート酸化膜を薄くしてＣｏｘを増加すると、移動度が減
少する。このように、ＭＯＳＦＥＴの微細化を達成する
には移動度が減少することによってＧｍの劣化を招き、
高駆動能力化を達成するのが困難になる。
を防止するためにＮｐを増加させると移動度が減少す
る。また、キャリアを増加させるためにＶｇを上げ、ゲ
ート酸化膜を薄くしてＣｏｘを増加すると、移動度が減
少する。このように、ＭＯＳＦＥＴの微細化を達成する
には移動度が減少することによってＧｍの劣化を招き、
高駆動能力化を達成するのが困難になる。
【００１０】本発明の目的は、高集積化が可能な高速の
ＭＯＳＦＥＴ構造を提供することである。
ＭＯＳＦＥＴ構造を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板の素子形成領域と同電導型で
かつ該領域より濃い不純物層がチャネルの中央部のみに
存在し、ソース及びドレイン拡散層付近には存在しない
ことを特徴としている。
め、本発明は、半導体基板の素子形成領域と同電導型で
かつ該領域より濃い不純物層がチャネルの中央部のみに
存在し、ソース及びドレイン拡散層付近には存在しない
ことを特徴としている。
【００１２】また、上記半導体装置において、半導体基
板の素子形成領域と同電導型でかつ該領域より濃い不純
物層の半導体基板の表面付近での濃度が、その不純物層
の最大濃度より小さくなるとよい。
板の素子形成領域と同電導型でかつ該領域より濃い不純
物層の半導体基板の表面付近での濃度が、その不純物層
の最大濃度より小さくなるとよい。
【００１３】さらに、不純物層の濃度がソース／ドレイ
ン拡散層付近からチャネル中央に向かって高くなるよう
にするとよい。
ン拡散層付近からチャネル中央に向かって高くなるよう
にするとよい。
【００１４】
【作用】本発明は、ソース／ドレイン両拡散層付近の不
純物濃度のみを薄くする。このことによって、拡散層容
量は低減化でき、また、両拡散層間のパンチスルー現象
は、チャネルの濃い部分の不純物層で抑制できる。その
上、ソース／ドレイン付近の不純物濃度を低くし、弱反
転状態（Ｖｇ≦Ｖｔの状態）での実効的なチャネル長を
減少させることで、三極管領域でのドレイン電界を増加
させ相互コンダンタンスの向上が実現できる。
純物濃度のみを薄くする。このことによって、拡散層容
量は低減化でき、また、両拡散層間のパンチスルー現象
は、チャネルの濃い部分の不純物層で抑制できる。その
上、ソース／ドレイン付近の不純物濃度を低くし、弱反
転状態（Ｖｇ≦Ｖｔの状態）での実効的なチャネル長を
減少させることで、三極管領域でのドレイン電界を増加
させ相互コンダンタンスの向上が実現できる。
【００１５】
【実施例】図１の断面図を参照しながら本発明の実施例
を述べる。
を述べる。
【００１６】ｐ型シリコン基板（１１）を熱酸化して厚
さ５ｎｍの酸化膜（１２ａ）を形成後、Ｂ（ボロン）イ
オンを注入して深さ５０ｎｍに最大濃度１×１０18ｃｍ
-3をもち、かつ基板（１１）の表面付近は比較的濃い第
一のｐ層（１３）を形成する（図１（ａ））。
さ５ｎｍの酸化膜（１２ａ）を形成後、Ｂ（ボロン）イ
オンを注入して深さ５０ｎｍに最大濃度１×１０18ｃｍ
-3をもち、かつ基板（１１）の表面付近は比較的濃い第
一のｐ層（１３）を形成する（図１（ａ））。
【００１７】次に、酸化膜（１２ａ）を除去した後、ゲ
ート酸化膜（１２ｂ）及びゲート電極（１４）を形成
し、その後、Ａｓイオンを加速エネルギー５ｋｅＶで注
入し、３×１０20ｃｍ-3、深さ５０ｎｍのｎ+ 層（１
５）を形成する（図１（ｂ））。その後、Ｐ（リン）イ
オンを、最大濃度９×１０17ｃｍ-3、深さ０．１５μｍ
でソース／ドレイン拡散層付近からチャネル中央に向か
って薄くなるように注入することによって、ｎ+ 層（１
５）付近に低濃度の第二のｐ層（１６）を形成する（図
１（ｃ））。また、この結果、第一のＰ層の濃度分布
は、ソース／ドレイン拡散層付近からチャネル中央に向
かって濃くなる。
ート酸化膜（１２ｂ）及びゲート電極（１４）を形成
し、その後、Ａｓイオンを加速エネルギー５ｋｅＶで注
入し、３×１０20ｃｍ-3、深さ５０ｎｍのｎ+ 層（１
５）を形成する（図１（ｂ））。その後、Ｐ（リン）イ
オンを、最大濃度９×１０17ｃｍ-3、深さ０．１５μｍ
でソース／ドレイン拡散層付近からチャネル中央に向か
って薄くなるように注入することによって、ｎ+ 層（１
５）付近に低濃度の第二のｐ層（１６）を形成する（図
１（ｃ））。また、この結果、第一のＰ層の濃度分布
は、ソース／ドレイン拡散層付近からチャネル中央に向
かって濃くなる。
【００１８】図１の本発明の実施例に示したように、濃
い不純物層（１３）はチャネル中央部のみに存在するた
め、ｎ+ 層（１５）は低濃度のｐ層（１６）に接してい
る。従って、ソース／ドレイン拡散層容量Ｃｊは式
（１）に従って低減化できる。例えば、上記実施例で
は、Ｃｊは約１／４．５に低減化できることになる。
い不純物層（１３）はチャネル中央部のみに存在するた
め、ｎ+ 層（１５）は低濃度のｐ層（１６）に接してい
る。従って、ソース／ドレイン拡散層容量Ｃｊは式
（１）に従って低減化できる。例えば、上記実施例で
は、Ｃｊは約１／４．５に低減化できることになる。
【００１９】さらに、チャネル表面のソース／ドレイン
のｎ+ 層（１５）付近は薄いｐ層（１６）が存在するた
め、そのｐ層（１６）でのΔＬの領域ではＶｔは低くな
る。したがって、弱反転状態ではΔＬの領域と残りのチ
ャネルでのキャリア濃度は前者のほうが高いため、実効
的なチャネル長が減少することによって、式（２）に示
す如くドレイン電界が増大してＧｍの向上が実現でき
る。すなわち、上記実施例では、Ｇｍは約Ｌ／（Ｌ−２
ΔＬ）倍になる。
のｎ+ 層（１５）付近は薄いｐ層（１６）が存在するた
め、そのｐ層（１６）でのΔＬの領域ではＶｔは低くな
る。したがって、弱反転状態ではΔＬの領域と残りのチ
ャネルでのキャリア濃度は前者のほうが高いため、実効
的なチャネル長が減少することによって、式（２）に示
す如くドレイン電界が増大してＧｍの向上が実現でき
る。すなわち、上記実施例では、Ｇｍは約Ｌ／（Ｌ−２
ΔＬ）倍になる。
【００２０】また、パンチスルーは、中央部の濃い不純
物層（１３）によって防ぐことができる。
物層（１３）によって防ぐことができる。
【００２１】上記実施例はｎチャネルについて述べた
が、ｐチャネルでも同様に形成できる。
が、ｐチャネルでも同様に形成できる。
【００２２】
【発明の効果】本発明によれば、ソース及びドレイン拡
散層付近の不純物濃度を低く抑えることができるため、
その接合容量を低減化でき、交流動作において高速化で
きる。また、弱反転状態では実効的なチャネル長を短く
できるために相互コンダクタンスの向上が達成できる。
また、ソースとドレイン間のパンチスルーは、チャネル
中央部の濃い不純物層によって防止することができる。
散層付近の不純物濃度を低く抑えることができるため、
その接合容量を低減化でき、交流動作において高速化で
きる。また、弱反転状態では実効的なチャネル長を短く
できるために相互コンダクタンスの向上が達成できる。
また、ソースとドレイン間のパンチスルーは、チャネル
中央部の濃い不純物層によって防止することができる。
【図１】本発明の実施例のＭＯＳＦＥＴ断面図。
【図２】従来技術のＭＯＳＦＥＴ断面図。
１１ シリコン基板 １２ ゲート酸化膜 １３ 第一のｐ層 １４ ゲート電極 １５ ｎ＋層 １６ 第二のｐ層
Claims (4)
- 【請求項１】 半導体基板の素子形成領域と同電導型で
かつ該領域より濃い不純物層がチャネルの中央部のみに
存在し、ソース及びドレイン拡散層付近には存在しない
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板の素子形成領域と同電導型で
かつ該領域より濃い不純物層の半導体基板の表面付近で
の濃度が、その不純物層の最大濃度より小さいことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記不純物層の濃度がソース及びドレイ
ン拡散層付近からチャネル中央に向かって高くなること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 半導体基板の素子形成領域と同電導型で
かつ該領域より濃い不純物層をイオン注入法で形成し、
ゲート酸化膜及びゲート電極を形成した後、前記素子形
成領域と反対の電導型のイオンを注入することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26229292A JPH06112478A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26229292A JPH06112478A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112478A true JPH06112478A (ja) | 1994-04-22 |
Family
ID=17373760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26229292A Pending JPH06112478A (ja) | 1992-09-30 | 1992-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112478A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150698A (en) * | 1997-01-13 | 2000-11-21 | Ricoh Company, Ltd. | Semiconductor device and method of forming semiconductor device having non-uniformly doped well |
| JP2006278933A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006278932A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2006332110A (ja) * | 2005-05-23 | 2006-12-07 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
-
1992
- 1992-09-30 JP JP26229292A patent/JPH06112478A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150698A (en) * | 1997-01-13 | 2000-11-21 | Ricoh Company, Ltd. | Semiconductor device and method of forming semiconductor device having non-uniformly doped well |
| JP2006278933A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006278932A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2006332110A (ja) * | 2005-05-23 | 2006-12-07 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
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