JPH06101566B2 - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH06101566B2 JPH06101566B2 JP59081750A JP8175084A JPH06101566B2 JP H06101566 B2 JPH06101566 B2 JP H06101566B2 JP 59081750 A JP59081750 A JP 59081750A JP 8175084 A JP8175084 A JP 8175084A JP H06101566 B2 JPH06101566 B2 JP H06101566B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の構造に係り、特に高集積回路の形
成に好適な、縦方向に流れる電流を制御する縦型電界効
果トランジスタの構造に関する。
成に好適な、縦方向に流れる電流を制御する縦型電界効
果トランジスタの構造に関する。
（発明に最も近い公知例、特公56−26143） LSIの高集積化に伴ない、それを構成するトランジスタ
等の素子の寸法はますます微小化し、１μｍを切る大き
さで素子の能動領域が形成される状況にある。しかし、
従来のLSIのように、例えばSi結晶表面にソース、ドレ
ーン等の高濃度拡散領域が形成され、同じ結晶表面に形
成されるチヤネル領域を流れる電流をチヤネル上に設け
た制御電極で制御する方式の平面的素子では、ソース、
ドレーン、ゲートの各領域及びこれらの領域への電極接
続等のために多くの面積が占められ、高集積化の一つの
障害要因になつている。また、素子の微細化に伴つてソ
ース、ドレーン間が近接し、このためチヤネル領域のSi
結晶内部で空乏層が拡がり、パンチスルー現象を起し易
くなるいわゆる短チヤネル効果が現われ、これも素子微
細化の障害となつている。
等の素子の寸法はますます微小化し、１μｍを切る大き
さで素子の能動領域が形成される状況にある。しかし、
従来のLSIのように、例えばSi結晶表面にソース、ドレ
ーン等の高濃度拡散領域が形成され、同じ結晶表面に形
成されるチヤネル領域を流れる電流をチヤネル上に設け
た制御電極で制御する方式の平面的素子では、ソース、
ドレーン、ゲートの各領域及びこれらの領域への電極接
続等のために多くの面積が占められ、高集積化の一つの
障害要因になつている。また、素子の微細化に伴つてソ
ース、ドレーン間が近接し、このためチヤネル領域のSi
結晶内部で空乏層が拡がり、パンチスルー現象を起し易
くなるいわゆる短チヤネル効果が現われ、これも素子微
細化の障害となつている。
かかつ平面的デバイスに起因する問題点を解決し得る構
造として、素子の動作を基板と垂直な方向に流れる電流
を制御するという考えのもとに行わしめる方式が提案さ
れている。第１図，第２図で示すいわゆる静電誘導形ト
ランジスタ（SIT、特公昭56−26143号）もその一つであ
る。従来構造のSITの動作を理解することは本発明を理
解するために有益であり、第１図、及び第２図を用いて
簡単に説明する。
造として、素子の動作を基板と垂直な方向に流れる電流
を制御するという考えのもとに行わしめる方式が提案さ
れている。第１図，第２図で示すいわゆる静電誘導形ト
ランジスタ（SIT、特公昭56−26143号）もその一つであ
る。従来構造のSITの動作を理解することは本発明を理
解するために有益であり、第１図、及び第２図を用いて
簡単に説明する。
第１図はシヨツトキ障壁形素子の断面図であり、トラン
ジスタ部は、ソースＳとなるべき例えばｎ形低抵抗基板
11、ドレーンＤとなるべきｎ形低抵抗領域12と、その間
に介在するチヤネルとなるべきｎ形高抵抗領域13及びこ
れとシヨツトキ接合をなすゲートＧの電極14で構成され
ている。矢印15で示されたソース、ドレーン間電流は、
ソース、ゲート電圧によつて大きさの変化する空乏層16
によつて流路幅が変調されることで制御される。ここで
17はゲート・ソース間絶縁用の絶縁膜である。
ジスタ部は、ソースＳとなるべき例えばｎ形低抵抗基板
11、ドレーンＤとなるべきｎ形低抵抗領域12と、その間
に介在するチヤネルとなるべきｎ形高抵抗領域13及びこ
れとシヨツトキ接合をなすゲートＧの電極14で構成され
ている。矢印15で示されたソース、ドレーン間電流は、
ソース、ゲート電圧によつて大きさの変化する空乏層16
によつて流路幅が変調されることで制御される。ここで
17はゲート・ソース間絶縁用の絶縁膜である。
この構造から明らかなように、この形のデバイスでは通
常ソース、ドレーンが導通状態で、ゲートバイアスによ
つてピンチオフする方向に動作させるデプリーシヨン形
のものが得られる。無バイアスでは側壁空乏層によりピ
ンチオフ状態となつていて、空乏層を縮小する方向にバ
イアスして電流路を拡張させるエンハンスメント形のも
のも形成できなくはないが、ドレーン電圧、高抵抗層内
のドーピング精度、デバイス加工寸法精度に大きく依存
し、デバイス動作が構造敏感なため、特性の揃つたもの
を再現性良く得るのは非常に難しい。
常ソース、ドレーンが導通状態で、ゲートバイアスによ
つてピンチオフする方向に動作させるデプリーシヨン形
のものが得られる。無バイアスでは側壁空乏層によりピ
ンチオフ状態となつていて、空乏層を縮小する方向にバ
イアスして電流路を拡張させるエンハンスメント形のも
のも形成できなくはないが、ドレーン電圧、高抵抗層内
のドーピング精度、デバイス加工寸法精度に大きく依存
し、デバイス動作が構造敏感なため、特性の揃つたもの
を再現性良く得るのは非常に難しい。
一方、第２図は絶縁ゲート形素子の断面図であり、例え
ばｎ形の低抵抗基板21をソースＳ、ｎ形の低抵抗領域22
をドレーンＤとし、この間にｐ形の高抵抗領域23が設け
られる。断面側壁にはゲート絶縁膜24が形成され、これ
を介してゲート電極25が形成される。ソース、ドレーン
間電流は高抵抗ｐ形領域23の側壁に形成される反転層を
介して矢印26で示されるように流れ、反転層の形成状況
をゲート25の電圧によつて制御する。ここで27はゲー
ト、ソース間の絶縁膜である。
ばｎ形の低抵抗基板21をソースＳ、ｎ形の低抵抗領域22
をドレーンＤとし、この間にｐ形の高抵抗領域23が設け
られる。断面側壁にはゲート絶縁膜24が形成され、これ
を介してゲート電極25が形成される。ソース、ドレーン
間電流は高抵抗ｐ形領域23の側壁に形成される反転層を
介して矢印26で示されるように流れ、反転層の形成状況
をゲート25の電圧によつて制御する。ここで27はゲー
ト、ソース間の絶縁膜である。
このデバイスで問題となるのはドレーン耐圧の寸法依存
性である。ｐ型領域23の幅に比べて側壁の高さが十分に
大きい場合には、従来の平面素子を単に垂直に形成した
と考えて差しつかえない。しかし、通常の加工では第３
図に示すように、側壁ゲート35によつて形成されるｐ領
域33の側壁からの空乏層厚みが一般には１μｍ以下とな
るため、ｎ形ドレーン32から延びる空乏層が中央附近の
点38でソース31側から延びている空乏層に接してしま
い、パンチスルーの状況となる。このためにこの様な構
造では正常な絶縁ゲート形FETの動作をしない。FET動作
をさせるためには第２図の如き非常に細い、１μｍ以下
の動作領域を精度良く形成することが必要であり、ここ
でもトランジスタ特性の構造敏感性が重要な課題とな
る。
性である。ｐ型領域23の幅に比べて側壁の高さが十分に
大きい場合には、従来の平面素子を単に垂直に形成した
と考えて差しつかえない。しかし、通常の加工では第３
図に示すように、側壁ゲート35によつて形成されるｐ領
域33の側壁からの空乏層厚みが一般には１μｍ以下とな
るため、ｎ形ドレーン32から延びる空乏層が中央附近の
点38でソース31側から延びている空乏層に接してしま
い、パンチスルーの状況となる。このためにこの様な構
造では正常な絶縁ゲート形FETの動作をしない。FET動作
をさせるためには第２図の如き非常に細い、１μｍ以下
の動作領域を精度良く形成することが必要であり、ここ
でもトランジスタ特性の構造敏感性が重要な課題とな
る。
しかしながら、縦型に動作させる方式のトランジスタ
は、微細寸法であるにも拘らず、平面構造に比して電流
容量を大きくとれ、相互コンダクタンスも大きく、高速
動作が可能である等の集積回路構成上魅力ある特性を有
している。
は、微細寸法であるにも拘らず、平面構造に比して電流
容量を大きくとれ、相互コンダクタンスも大きく、高速
動作が可能である等の集積回路構成上魅力ある特性を有
している。
また、回路設計上からは素子寸法に自由度が必要であ
り、同一デバイスに複数個のゲートを設け独立に動作さ
せて、たとえばOR回路を構成するなどの効率の良い使用
法が可能となることが望まれる。
り、同一デバイスに複数個のゲートを設け独立に動作さ
せて、たとえばOR回路を構成するなどの効率の良い使用
法が可能となることが望まれる。
本発明の目的はかかる縦形構造素子の問題点を排除し、
再現性良く、特性の優れた縦形トランジスタを実現し得
る新規な素子構造を提供することにある。
再現性良く、特性の優れた縦形トランジスタを実現し得
る新規な素子構造を提供することにある。
本発明は、簡単には第３図で説明したデバイス中央部に
おけるパンチスルーを防止する方途を提供するが、さら
に進んで、第１図及び第２図で示した構造のデバイスに
おける構造敏感性を制御する方途をも提供する。その方
法は、具体的にはトランジスタの能動領域におけるドー
パント濃度を制御することによつて得られる。
おけるパンチスルーを防止する方途を提供するが、さら
に進んで、第１図及び第２図で示した構造のデバイスに
おける構造敏感性を制御する方途をも提供する。その方
法は、具体的にはトランジスタの能動領域におけるドー
パント濃度を制御することによつて得られる。
以下、本発明を実施例に基づき説明する。第４図は、第
３図で例示した構造に本発明を適用した場合の素子断面
模式図である。
３図で例示した構造に本発明を適用した場合の素子断面
模式図である。
素子構造は第３図に例示したものと同じであるが、ｐ形
領域内にこれよりも濃度の高いｐ形部分40が設けた点が
異なる。この構造に到らしめる工程を次に簡単に記す。
領域内にこれよりも濃度の高いｐ形部分40が設けた点が
異なる。この構造に到らしめる工程を次に簡単に記す。
ｐ形（100）のシリコン基板の表面に選択拡散によつてn
+拡散層41を形成し、この上に１μｍの厚さのｐ形層42
を形成した後、B+イオンを200keVで１×1013cm-2打込
み、ｐ形層42の中程に高濃度ｐ形領域43（40）を形成す
ると同時に、表面にはAs拡散による高濃度ｎ形層44（4
7）を設けた。この多層構造をプラズマエツチによりn+
拡散層41に到達する程度の深さに溝を回らし、次いでプ
ラズマ堆積法により溝の底部および表面にSiO2被膜を約
300nm形成した。このとき、溝底部SiO2膜45の上面高さ
はn+拡散層の上面と略一致していた。次いで、溝側壁を
酸化し、ゲート絶縁膜46を設けた。ドレーンとなるべき
高濃度ｎ形領域47上のSiO2膜（図示せず）にコンタクト
用の穴をリソグラフイで形成した後、方向性蒸着により
金属層を形成し、再びリソグラフイにより、ゲート48及
びドレーン電極（図示せず）を形成した。なお、工程の
説明は省略したが、ソース領域41へのコンタクトは別途
形成してある。
+拡散層41を形成し、この上に１μｍの厚さのｐ形層42
を形成した後、B+イオンを200keVで１×1013cm-2打込
み、ｐ形層42の中程に高濃度ｐ形領域43（40）を形成す
ると同時に、表面にはAs拡散による高濃度ｎ形層44（4
7）を設けた。この多層構造をプラズマエツチによりn+
拡散層41に到達する程度の深さに溝を回らし、次いでプ
ラズマ堆積法により溝の底部および表面にSiO2被膜を約
300nm形成した。このとき、溝底部SiO2膜45の上面高さ
はn+拡散層の上面と略一致していた。次いで、溝側壁を
酸化し、ゲート絶縁膜46を設けた。ドレーンとなるべき
高濃度ｎ形領域47上のSiO2膜（図示せず）にコンタクト
用の穴をリソグラフイで形成した後、方向性蒸着により
金属層を形成し、再びリソグラフイにより、ゲート48及
びドレーン電極（図示せず）を形成した。なお、工程の
説明は省略したが、ソース領域41へのコンタクトは別途
形成してある。
ｐ形領域42内に形成したｐ形高濃度領域40のピーク濃度
は約40×1017cm-3であり、厚さは約0.2μｍである。こ
のバリア層があるため、ドレーン47から延びる空乏層は
ソース41へ到達できず、通常の素子動作領域ではパンチ
スルーを起すことなく、8V以上のドレーン耐圧を得るこ
とができる。ｐ形高濃度領域40を形成することにより、
側壁部に形成されるFETのしきい電圧は高くなるが、ゲ
ート酸化による側壁部でのＢ再分配と、実効チヤネル長
さがほぼバリア層厚さに近くなるため、空間濃度から推
定されるしきい電圧程高くはならない。
は約40×1017cm-3であり、厚さは約0.2μｍである。こ
のバリア層があるため、ドレーン47から延びる空乏層は
ソース41へ到達できず、通常の素子動作領域ではパンチ
スルーを起すことなく、8V以上のドレーン耐圧を得るこ
とができる。ｐ形高濃度領域40を形成することにより、
側壁部に形成されるFETのしきい電圧は高くなるが、ゲ
ート酸化による側壁部でのＢ再分配と、実効チヤネル長
さがほぼバリア層厚さに近くなるため、空間濃度から推
定されるしきい電圧程高くはならない。
本発明を適用した第４図の素子構造では、実効チヤネル
長が短かく、チヤネル幅はｐ形領域40の全周となるた
め、同面程で得られる平面素子に比し、きわめて大きな
相互コンダクタンスを得ることができる。
長が短かく、チヤネル幅はｐ形領域40の全周となるた
め、同面程で得られる平面素子に比し、きわめて大きな
相互コンダクタンスを得ることができる。
本実施例ではｎチヤネルMOSFETについて記したが、導電
形の極性を変えればｐチヤネルMOSFETにもそのまま適用
することができる。また、本実施例ではｐ形高濃度領域
は高エネルギーのイオン打込み法によつてｐ形領域42の
高さのほぼ半分の位置に形成したが、これはゲート電極
との位置整合性を考慮しているためである。しかし、高
濃度ｐ形領域40の形成は高エネルギーイオン打込みだけ
でなく、例えば低エネルギーのイオン打込みに続く拡散
によつて素子の表面近傍に形成することも可能であり、
または単に拡散によつて形成しても良いし、あるいは、
ｐ形層42の形成時に同時に作り込んでも形成することが
できるが、素子特性が構造敏感であるため、ドーパント
濃度及び分布は厳密に再現する必要がある。
形の極性を変えればｐチヤネルMOSFETにもそのまま適用
することができる。また、本実施例ではｐ形高濃度領域
は高エネルギーのイオン打込み法によつてｐ形領域42の
高さのほぼ半分の位置に形成したが、これはゲート電極
との位置整合性を考慮しているためである。しかし、高
濃度ｐ形領域40の形成は高エネルギーイオン打込みだけ
でなく、例えば低エネルギーのイオン打込みに続く拡散
によつて素子の表面近傍に形成することも可能であり、
または単に拡散によつて形成しても良いし、あるいは、
ｐ形層42の形成時に同時に作り込んでも形成することが
できるが、素子特性が構造敏感であるため、ドーパント
濃度及び分布は厳密に再現する必要がある。
ｐ形高濃度層を他の方法で形成した場合の実施例を次に
示す。
示す。
第５図は第４図で説明した工程のうち、Ｂの導入を集束
イオンビームを用いて導入した場合の素子断面を示して
いる。基板のn+領域41、ｐ形層42は第４図での工程と同
様に形成するが、高濃度ｐ形領域50を形成するときに
は、前例のようにＢイオンを全面に打込まず、0.1μｍ
径程度に集束されたＢイオンビームを島状ｐ形領域52の
周辺0.5μｍを残してその内側を走査しながら照射し、
第５図の如き高濃度領域50の形状を得る。表面n+層44の
形成は打込み層のアニールを兼ねて行なわれ、このあと
のゲート、ソース絶縁膜45、ゲート酸化膜46、ゲート金
属48の形成は前例と同様に行なわれる。
イオンビームを用いて導入した場合の素子断面を示して
いる。基板のn+領域41、ｐ形層42は第４図での工程と同
様に形成するが、高濃度ｐ形領域50を形成するときに
は、前例のようにＢイオンを全面に打込まず、0.1μｍ
径程度に集束されたＢイオンビームを島状ｐ形領域52の
周辺0.5μｍを残してその内側を走査しながら照射し、
第５図の如き高濃度領域50の形状を得る。表面n+層44の
形成は打込み層のアニールを兼ねて行なわれ、このあと
のゲート、ソース絶縁膜45、ゲート酸化膜46、ゲート金
属48の形成は前例と同様に行なわれる。
本素子の構造により得られる素子動作上の利点は第４図
で説明したものと同じであるが、高濃度ｐ形領域50の相
対的位置、ドーパント濃度及び分布が任意に制御できる
ため、同一島状ｐ形領域52内の異なる場所でゲート電極
を独立に設けた場合に、例えばしきい値電圧の異なるい
くつかのFETを並列に接続した構造の複合素子を得るこ
とができ、多値処理等の回路に応用することができる。
で説明したものと同じであるが、高濃度ｐ形領域50の相
対的位置、ドーパント濃度及び分布が任意に制御できる
ため、同一島状ｐ形領域52内の異なる場所でゲート電極
を独立に設けた場合に、例えばしきい値電圧の異なるい
くつかのFETを並列に接続した構造の複合素子を得るこ
とができ、多値処理等の回路に応用することができる。
側壁から一定距離をおいて、ドーピングするプロセス
は、第１図で説明したシヨツトキ障壁形FETあるいは接
合形FETに適用でき、特性の揃つたSITを再現性良く形成
することができると共に、さらに前述のような複合素子
を得ることができる。その構造の一例を第６図に示す。
は、第１図で説明したシヨツトキ障壁形FETあるいは接
合形FETに適用でき、特性の揃つたSITを再現性良く形成
することができると共に、さらに前述のような複合素子
を得ることができる。その構造の一例を第６図に示す。
素子の構造はｎ形高抵抗層13の内部にｐ形高濃度領域60
を形成した他は第１図と同様である。基板にはｎ形低抵
抗領域61、及びｎ形高抵抗層13を介してｎ形低抵抗領域
12が設けられ、ｎ形高抵抗層13の側壁にはこれとシヨツ
トキ接合を形成する金属ゲート14が、ソース61とは絶縁
膜17を介して設けられる。なお、金属ゲート14は低抵抗
ｐ形Siであつても良く、この場合にはｎ形高抵抗領域に
該ｐ形ASiからドーパントが若干拡散して形成されたpn
接合によつて分離される接合形FET構造となる。
を形成した他は第１図と同様である。基板にはｎ形低抵
抗領域61、及びｎ形高抵抗層13を介してｎ形低抵抗領域
12が設けられ、ｎ形高抵抗層13の側壁にはこれとシヨツ
トキ接合を形成する金属ゲート14が、ソース61とは絶縁
膜17を介して設けられる。なお、金属ゲート14は低抵抗
ｐ形Siであつても良く、この場合にはｎ形高抵抗領域に
該ｐ形ASiからドーパントが若干拡散して形成されたpn
接合によつて分離される接合形FET構造となる。
この構造では、ソース、ドレーン間電流は、側壁に形成
されゲート14側より延びる空乏層66と、ｎ形高抵抗層13
とｐ形高濃度領域60との間に形成される空乏層62との間
隙を矢印63の如く流れる。この空乏層間隙の大きさはｎ
形高抵抗領域13のドーパント濃度に依存する他、ｐ形高
濃度領域60の濃度及び側壁からの距離にも依存するが、
これらは集束イオンビームを用いて精密に制御すること
が可能である。従つて第１図のように単純に島状領域13
の加工精度のみに依存するよりも制御の水準は高く、任
意の大きさの島状領域についても動作可能な素子を提供
することができる。
されゲート14側より延びる空乏層66と、ｎ形高抵抗層13
とｐ形高濃度領域60との間に形成される空乏層62との間
隙を矢印63の如く流れる。この空乏層間隙の大きさはｎ
形高抵抗領域13のドーパント濃度に依存する他、ｐ形高
濃度領域60の濃度及び側壁からの距離にも依存するが、
これらは集束イオンビームを用いて精密に制御すること
が可能である。従つて第１図のように単純に島状領域13
の加工精度のみに依存するよりも制御の水準は高く、任
意の大きさの島状領域についても動作可能な素子を提供
することができる。
本発明の構造はまた、微細化した素子にも適用し得る。
素子の動作領域に用いられる半導体の不純物濃度は1015
cm-3前後で、これは１μm3に103個含まれる状態である
が、一稜が0.4μｍ位になるとこの中に含まれる不純物
は100個を切る量となり、統計的変動によつて素子の特
性を均一に実現することが困難となる。すなわち、素子
の中に量子化された不純物が含まれるような制御を必要
とする。本発明の主旨に従つて、第７図に示すように、
高抵抗領域73の純度を上げて、例えばドーパント濃度を
1013cm-3あるいはそれ以下とし、この高抵抗領域73内に
これよりも高濃度で能動領域の特性を決定する量の不純
物を含む高濃度領域78を例えば集束イオンビーム等を用
いて形形することでこの問題は解決できる。
素子の動作領域に用いられる半導体の不純物濃度は1015
cm-3前後で、これは１μm3に103個含まれる状態である
が、一稜が0.4μｍ位になるとこの中に含まれる不純物
は100個を切る量となり、統計的変動によつて素子の特
性を均一に実現することが困難となる。すなわち、素子
の中に量子化された不純物が含まれるような制御を必要
とする。本発明の主旨に従つて、第７図に示すように、
高抵抗領域73の純度を上げて、例えばドーパント濃度を
1013cm-3あるいはそれ以下とし、この高抵抗領域73内に
これよりも高濃度で能動領域の特性を決定する量の不純
物を含む高濃度領域78を例えば集束イオンビーム等を用
いて形形することでこの問題は解決できる。
第７図は第２図と類似の構造で、シリコン基板に設けら
れたｎ形低抵抗領域71と、表面に設けられたｎ形低抵抗
領域72との間に上記高低抵抗領域73が島状に形成され、
素子の制御は島状高抵抗領域73の側壁に設けられたゲー
ト絶縁膜74を介して設けたゲート電極75の印加電圧を制
御することによつて行なう。本素子においてはゲート電
極75は、絶縁膜77によつてソース71と分離されている。
れたｎ形低抵抗領域71と、表面に設けられたｎ形低抵抗
領域72との間に上記高低抵抗領域73が島状に形成され、
素子の制御は島状高抵抗領域73の側壁に設けられたゲー
ト絶縁膜74を介して設けたゲート電極75の印加電圧を制
御することによつて行なう。本素子においてはゲート電
極75は、絶縁膜77によつてソース71と分離されている。
高濃度ｐ領域78の形成は集束イオンビームを用いて個々
に行なうため、集積回路を構成した場合に任意のデバイ
スに任意のドーズで不純物を導入することができ、例え
ばMOSFETのしきい電圧等も制御して設定することもでき
る。また、基板の主面と平行な方向の高抵抗領域の幅が
１μｍ程度以下の場合には、しきい電圧はイオンドーズ
に比例して変化し、その量は第７図の紙面垂直方向の線
密度で３×10-16c/μｍ前後で十分ある。従つて1nA級の
出力を有する集束ビームを用いても３×10-7sec/μｍの
描画時間であり、数分の描画時間で４インチウエーハを
処理することができる。
に行なうため、集積回路を構成した場合に任意のデバイ
スに任意のドーズで不純物を導入することができ、例え
ばMOSFETのしきい電圧等も制御して設定することもでき
る。また、基板の主面と平行な方向の高抵抗領域の幅が
１μｍ程度以下の場合には、しきい電圧はイオンドーズ
に比例して変化し、その量は第７図の紙面垂直方向の線
密度で３×10-16c/μｍ前後で十分ある。従つて1nA級の
出力を有する集束ビームを用いても３×10-7sec/μｍの
描画時間であり、数分の描画時間で４インチウエーハを
処理することができる。
以上の目的に用いられて有効なｐ形高濃度層の濃度範囲
を第８図に示す。第８図は第４図で例示した素子の中央
部について深さ方向に測つた不純物濃度分布であり、81
は基板に設けた高濃度ｎ形領域のｐ濃度、82は基板表面
に形成したｎ形低抵抗領域のAs濃度であり、斜線で示す
領域83は打込みによつて形成したｐ形高濃度領域を含む
表面領域のＢ濃度である。
を第８図に示す。第８図は第４図で例示した素子の中央
部について深さ方向に測つた不純物濃度分布であり、81
は基板に設けた高濃度ｎ形領域のｐ濃度、82は基板表面
に形成したｎ形低抵抗領域のAs濃度であり、斜線で示す
領域83は打込みによつて形成したｐ形高濃度領域を含む
表面領域のＢ濃度である。
第３図で述べたソース、ドレーン間のパンチスルーを抑
制するためには、ピーク濃度が1018cm-3以上あれば実用
上十分であり、これを大きく越えても工程時間を要する
だけで利点はない。さらに第５図で示すデバイスではし
きい電圧が高くなり過ぎて素子動作も得られなくなる
他、導入による結晶欠陥が増加する等の不都合が生じて
くる。また1016cm-3以下の場合には不純物導入の効果が
十分に現れてこない。
制するためには、ピーク濃度が1018cm-3以上あれば実用
上十分であり、これを大きく越えても工程時間を要する
だけで利点はない。さらに第５図で示すデバイスではし
きい電圧が高くなり過ぎて素子動作も得られなくなる
他、導入による結晶欠陥が増加する等の不都合が生じて
くる。また1016cm-3以下の場合には不純物導入の効果が
十分に現れてこない。
勿論第８図は濃度分布の一例にすぎず、実際には分布の
形状によりその範囲は変化し、第７図で例示したように
導入される不純物の総量が素子特性に寄与する場合もあ
る。従つて、本発明は、中間層に、その層を構成する半
導体中の不純物濃度よりも高い濃度を有する領域をその
中間層内に設けることが重要であると理解することがで
きよう。
形状によりその範囲は変化し、第７図で例示したように
導入される不純物の総量が素子特性に寄与する場合もあ
る。従つて、本発明は、中間層に、その層を構成する半
導体中の不純物濃度よりも高い濃度を有する領域をその
中間層内に設けることが重要であると理解することがで
きよう。
また、素子の動作特性上、ソース、ドレーンを構成する
領域の導電形とは極性の異なる不純物を導入することに
よつて、本発明の高濃度領域を形成することが必要であ
ることも理解できよう。
領域の導電形とは極性の異なる不純物を導入することに
よつて、本発明の高濃度領域を形成することが必要であ
ることも理解できよう。
以上述べた如く、本発明を適用することにより、微細化
して種々の素子特性上の利点の得られる縦方向動作素子
を、安定かつ確実に製造することができるようになる
他、本発明で形成される低抵抗領域を構成する不純物に
ついてその導入量を制御することによつて、素子特性を
制御し、集積回路構成上新たな自由度を付加することが
できる。
して種々の素子特性上の利点の得られる縦方向動作素子
を、安定かつ確実に製造することができるようになる
他、本発明で形成される低抵抗領域を構成する不純物に
ついてその導入量を制御することによつて、素子特性を
制御し、集積回路構成上新たな自由度を付加することが
できる。
なお、実施例はｎチヤネル形を主に説明したが導電形の
極性を反転することによつてｐチヤネル形素子に対して
も本発明を適用することができる。またシリコンを半導
体の例として引用したがGaAs等の化合物半導体について
も同様に適用できることは言うまでもない。
極性を反転することによつてｐチヤネル形素子に対して
も本発明を適用することができる。またシリコンを半導
体の例として引用したがGaAs等の化合物半導体について
も同様に適用できることは言うまでもない。
第１図および第２図は従来構造の縦形素子の断面図、第
３図は従来構造における問題点を説明すめための素子断
面図、第４図乃至第７図は本発明の実施例を示す断面
図、第８図は本発明適用による深さ方向のドーパント濃
度分布を示す図である。 41,44,47……低抵抗ｎ形半導体領域、42……高抵抗ｐ形
半導体領域、40,43……低抵抗ｐ形半導体領域、14,25,3
5,75,48……ゲート導体、16,66……空乏層、17,27,37,4
5,77……絶縁膜、24,34,46,74……ゲート絶縁膜。
３図は従来構造における問題点を説明すめための素子断
面図、第４図乃至第７図は本発明の実施例を示す断面
図、第８図は本発明適用による深さ方向のドーパント濃
度分布を示す図である。 41,44,47……低抵抗ｎ形半導体領域、42……高抵抗ｐ形
半導体領域、40,43……低抵抗ｐ形半導体領域、14,25,3
5,75,48……ゲート導体、16,66……空乏層、17,27,37,4
5,77……絶縁膜、24,34,46,74……ゲート絶縁膜。
Claims (1)
- 【請求項１】第１導電型を有し、チャネルが形成される
高抵抗半導体層と、該高抵抗半導体層の上下に設けら
れ、第１導電型とは逆の第２導電型を有し、ソース及び
ドレインを構成する一対の低抵抗半導体層と、該高抵抗
半導体層の側壁に設けられ、該一対の低抵抗半導体層間
を流れる電流を電界で制御する制御手段とを有する縦型
電界効果トランジスタにおいて、 上記高抵抗半導体層内で上記一対の低抵抗半導体層から
離れた領域に、該高抵抗半導体層よりも低抵抗で且つ第
１導電型を有し、該一対の低抵抗半導体層間のパンチス
ルーを防止する第３の半導体層を有することを特徴とす
る縦型電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081750A JPH06101566B2 (ja) | 1984-04-25 | 1984-04-25 | 縦型電界効果トランジスタ |
| US08/093,033 US5357131A (en) | 1982-03-10 | 1993-07-19 | Semiconductor memory with trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081750A JPH06101566B2 (ja) | 1984-04-25 | 1984-04-25 | 縦型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226185A JPS60226185A (ja) | 1985-11-11 |
| JPH06101566B2 true JPH06101566B2 (ja) | 1994-12-12 |
Family
ID=13755110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081750A Expired - Lifetime JPH06101566B2 (ja) | 1982-03-10 | 1984-04-25 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101566B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US5034785A (en) * | 1986-03-24 | 1991-07-23 | Siliconix Incorporated | Planar vertical channel DMOS structure |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
| US4992390A (en) * | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
| JPH07105497B2 (ja) * | 1990-01-31 | 1995-11-13 | 新技術事業団 | 半導体デバイス及びその製造方法 |
| CN1292932A (zh) * | 1998-09-09 | 2001-04-25 | 株式会社日立制作所 | 静电感应晶体管及其制造方法和电能转换装置 |
| US6878993B2 (en) | 2002-12-20 | 2005-04-12 | Hamza Yilmaz | Self-aligned trench MOS junction field-effect transistor for high-frequency applications |
| EP4156302A1 (en) * | 2008-05-20 | 2023-03-29 | Rohm Co., Ltd. | Semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368178A (en) * | 1976-11-30 | 1978-06-17 | Handotai Kenkyu Shinkokai | Fet transistor |
| JPS5599772A (en) * | 1979-01-24 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
-
1984
- 1984-04-25 JP JP59081750A patent/JPH06101566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60226185A (ja) | 1985-11-11 |
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