CN117672954A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：在第一器件区和第二器件区的基底中形成第一型掺杂层以及位于第一型掺杂层顶部的第二型掺杂层，第二型掺杂层与第一型掺杂层相接触，第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，且器件隔离结构覆盖第二型掺杂层的侧壁，第一型掺杂层和第二型掺杂层的掺杂类型不同；在第一器件区和第二器件区中，在栅极结构两侧的基底中分别形成源区和漏区，栅极结构以及位于其两侧的源区和漏区构成第一晶体管，同一第一晶体管对应的漏区和源区的掺杂类型不同。第一型掺杂层和第二型掺杂层降低了相邻第一晶体管和第二晶体管中的源区或漏区之间发生漏电的概率，从而提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
传统CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件由于受玻尔兹曼限制，亚阈摆幅室温下存在最小值，所以随着CMOS器件尺寸的进一步微缩，静态功耗随工作电压降低而指数上升。因此，CMOS一般用于高性能技算，动态功耗占主导。
与常规CMOS不同的是，TFET(Tunneling Field-effect Transistor，隧穿场效应晶体管)的源区与漏区的掺杂类型不同，TFET将源区-沟道-漏区结构换成P-I-N结构，利用带带隧穿作为导通机制，可以突破亚阈摆幅限制，能够实现极低静态泄漏电流以及更低的工作电压，从而降低静态功耗。
因此，具有优秀亚阈值特性的TFET器件可以与传统CMOS器件混合集成来降低电路的整体功耗，电路中高频部分由常规CMOS器件完成，低频部分由TFET器件完成，这种混合集成方式在物联网中有广泛的应用。
但是，目前TFET器件的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化了半导体器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底包括第一器件区和第二器件区；第一晶体管，位于第一器件区的基底上，第一晶体管包括栅极结构以及分别位于栅极结构两侧的源区和漏区，同一第一晶体管对应的源区和漏区的掺杂类型不同；第二晶体管，位于第二器件区的基底上，第二晶体管包括栅极结构以及分别位于栅极结构两侧的源区和漏区，第二晶体管对应的源区和漏区的掺杂类型不同，第一晶体管与第二晶体管类型不同；器件隔离结构，位于相邻第一器件区和第二器件区交界处的基底中；第一型掺杂层，位于第一器件区和第二器件区的基底中；第二型掺杂层，位于第一型掺杂层顶部的基底中，且与第一型掺杂层的顶部相接触，第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，且器件隔离结构覆盖第二型掺杂层的侧壁，第一型掺杂层和第二型掺杂层的掺杂类型不同。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括用于形成第一晶体管的第一器件区和用于形成第二晶体管第二器件区，在第一器件区和第二器件区的基底上形成有栅极结构，相邻第一器件区和第二器件区交界处的基底中形成有器件隔离结构；在第一器件区和第二器件区的基底中形成第一型掺杂层以及位于第一型掺杂层顶部的第二型掺杂层，第二型掺杂层与第一型掺杂层相接触，第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，且器件隔离结构覆盖第二型掺杂层的侧壁，第一型掺杂层和第二型掺杂层的掺杂类型不同；形成第一型掺杂层和第二型掺杂层之后，在第一器件区中，在栅极结构两侧的基底中分别形成源区和漏区，栅极结构以及位于其两侧的源区和漏区构成第一晶体管，第一晶体管对应的漏区和源区的掺杂类型不同，在第二器件区中，在栅极结构两侧的基底中分别形成源区和漏区，栅极结构以及位于其两侧的源区和漏区构成第二晶体管，第二晶体管对应的漏区和源区的掺杂类型不同，第一晶体管与第二晶体管类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在第一器件区和第二器件区的基底中形成第一型掺杂层以及位于第一型掺杂层顶部的第二型掺杂层，第二型掺杂层与第一型掺杂层相接触，第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，且器件隔离结构覆盖第二型掺杂层的侧壁，第一型掺杂层和第二型掺杂层的掺杂类型不同，相应的，在后续形成漏区与源区之后，由于器件隔离结构覆盖第二型掺杂层的侧壁，且第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，第二型掺杂层将相邻第一晶体管和第二晶体管中与第二型掺杂层的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层的掺杂类型相反的源区或漏区之间通过第一晶体管和第二晶体管下方位置以及器件隔离结构拐角处发生漏电的概率，由于第一型掺杂层位于第二型掺杂层的底部，且与第二型掺杂层的底部相接触，第一型掺杂层将相邻第一晶体管和第二晶体管中与第一型掺杂层的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层的掺杂类型相反的源区或漏区之间发生漏电的概率，同时，由于第一型掺杂层与第二型掺杂层相接触，第一型掺杂层与第二型掺杂层的界面处能够形成耗尽层，耗尽层的形成减少了相邻第一晶体管和第二晶体管中的源区或漏区在第一型掺杂层与第二型掺杂层之间通过第一晶体管下方位置和第二晶体管下方位置以及器件隔离结构拐角处产生漏电通道的概率，即降低了相邻第一晶体管和第二晶体管中的源区或漏区之间发生漏电的概率，从而提高了半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3是本发明半导体结构第一实施例中对应的结构示意图；
图4是本发明半导体结构第二实施例中对应的结构示意图；
图5是本发明半导体结构第三实施例中对应的结构示意图；
图6是本发明半导体结构第四实施例中对应的结构示意图；
图7至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图10是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图11是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图；
图12是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体器件的性能仍有待提高。现结合一种半导体结构的形成方法，分析半导体器件的性能仍有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，基底10包括用于形成第一晶体管的第一器件区10A和第二器件区10B，在第一器件区10A和第二器件区10B的基底10上形成有栅极结构11，相邻第一器件区10A和第二器件区10B交界处的基底10中形成有器件隔离结构12。
参考图2，在第一器件区10A和第二器件区10B中，在栅极结构11两侧的基底10中分别形成源区17和漏区18，栅极结构11以及位于其两侧的源区17和漏区18构成第一晶体管，同一第一晶体管对应的漏区18和源区17的掺杂类型不同。
其中，位于第一器件区10A和第二器件区10B中任意一个第一晶体管为N型晶体管，另一个第一晶体管为P型晶体管；其中，N型晶体管的漏区18的掺杂离子为N型离子，N型晶体管源区17的掺杂离子为P型离子，P型晶体管的漏区18的掺杂离子为P型离子，P型晶体管的源区17的掺杂离子为N型离子。
经研究发现，在形成源区17和漏区18之后，N型晶体管中漏区18的掺杂离子容易与P型晶体管中源区17的掺杂离子相互扩散，即N型晶体管中漏区18的掺杂离子容易与P型晶体管中源区17的掺杂离子通过基底10相互扩散，在N型晶体管与P型晶体管之间形成漏电通道，从而影响半导体结构的性能，同时，N型晶体管中源区17的掺杂离子容易与P型晶体管中漏区18的掺杂离子相互扩散，即N型晶体管中源区17的掺杂离子容易与P型晶体管中漏区18的掺杂离子通过基底10相互扩散，在N型晶体管与P型晶体管之间形成漏电通道，从而影响半导体结构的性能。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底包括用于形成第一晶体管的第一器件区和用于形成第二晶体管第二器件区，在第一器件区和第二器件区的基底上形成有栅极结构，相邻第一器件区和第二器件区交界处的基底中形成有器件隔离结构；在第一器件区和第二器件区的基底中形成第一型掺杂层以及位于第一型掺杂层顶部的第二型掺杂层，第二型掺杂层与第一型掺杂层相接触，第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，且器件隔离结构覆盖第二型掺杂层的侧壁，第一型掺杂层和第二型掺杂层的掺杂类型不同；形成第一型掺杂层和第二型掺杂层之后，在第一器件区中，在栅极结构两侧的基底中分别形成源区和漏区，栅极结构以及位于其两侧的源区和漏区构成第一晶体管，第一晶体管对应的漏区和源区的掺杂类型不同，在第二器件区中，在栅极结构两侧的基底中分别形成源区和漏区，栅极结构以及位于其两侧的源区和漏区构成第二晶体管，第二晶体管对应的漏区和源区的掺杂类型不同，第一晶体管与第二晶体管类型不同。
本发明实施例提供的半导体结构的形成方法中，在后续形成漏区与源区之后，由于器件隔离结构覆盖第二型掺杂层的侧壁，且第二型掺杂层的底部高于器件隔离结构的底部或者与器件隔离结构的底部相齐平，第二型掺杂层将相邻第一晶体管和第二晶体管中与第二型掺杂层的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层的掺杂类型相反的源区或漏区之间通过第一晶体管和第二晶体管下方位置以及器件隔离结构拐角处发生漏电的概率，由于第一型掺杂层位于第二型掺杂层的底部，且与第二型掺杂层的底部相接触，第一型掺杂层将相邻第一晶体管和第二晶体管中与第一型掺杂层的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层的掺杂类型相反的源区或漏区之间发生漏电的概率，同时，由于第一型掺杂层与第二型掺杂层相接触，第一型掺杂层与第二型掺杂层的界面处能够形成耗尽层，耗尽层的形成减少了相邻第一晶体管和第二晶体管中的源区或漏区在第一型掺杂层与第二型掺杂层之间通过第一晶体管下方位置和第二晶体管下方位置以及器件隔离结构拐角处产生漏电通道的概率，即降低了相邻第一晶体管和第二晶体管中的源区或漏区之间发生漏电的概率，从而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明半导体结构第一实施例对应的结构示意图。
半导体结构包括：基底200，基底200包括第一器件区200A和第二器件区200B；第一晶体管，位于第一器件区200A的基底200上，第一晶体管包括栅极结构201以及分别位于栅极结构201两侧的源区207和漏区208，第一晶体管对应的源区207和漏区208的掺杂类型不同；第二晶体管，位于第二器件区200B的基底200上，第二晶体管包括栅极结构201以及分别位于栅极结构201两侧的源区207和漏区208，第二晶体管对应的源区207和漏区208的掺杂类型不同，第一晶体管与第二晶体管类型不同；器件隔离结构202，位于相邻第一器件区200A和第二器件区200B交界处的基底200中；第一型掺杂层206，位于第一器件区200A和第二器件区200B的基底200中；第二型掺杂层203，位于第一型掺杂层206顶部的基底200中，且与第一型掺杂层206的顶部相接触，第二型掺杂层203的底部高于器件隔离结构202的底部，且器件隔离结构202覆盖第二型掺杂层203的侧壁，第一型掺杂层206和第二型掺杂层203的掺杂类型不同。
具体地，通过在第一器件区200A和第二器件区200B的基底200中设置第一型掺杂层206和第二型掺杂层203，由于器件隔离结构202覆盖第二型掺杂层203的侧壁，且第二型掺杂层203的底部高于器件隔离结构202的底部，第二型掺杂层203将相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208之间通过第一晶体管和第二晶体管下方位置以及器件隔离结构202拐角处发生漏电的概率，由于第一型掺杂层206位于第二型掺杂层203的底部，且与第二型掺杂层203的底部相接触，第一型掺杂层206将相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208之间发生漏电的概率，同时，由于第一型掺杂层206与第二型掺杂层203相接触，第一型掺杂层206与第二型掺杂层203的界面处能够形成耗尽层，耗尽层的形成减少了相邻第一晶体管和第二晶体管中的源区207或漏区208在第一型掺杂层206与第二型掺杂层203之间通过第一晶体管和第二晶体管下方位置和器件隔离结构202拐角处产生漏电通道的概率，即降低了相邻第一晶体管和第二晶体管中的源区207或漏区208之间发生漏电的概率，从而提高了半导体结构的性能。
基底200用于为后续工艺制程提供工艺平台。
本实施例中，以基底200用于形成平面型场效应晶体管为例，基底200为平面型衬底。在其他实施例中，根据实际形成的晶体管类型，基底还可以为立体型基底，例如：当基底用于形成鳍式场效应晶体管(FinFET)时，基底包括衬底以及凸出于衬底上的鳍部。
本实施例中，第一器件区200A和第二器件区200B为设置晶体管的区域。
第一晶体管和第二晶体管为半导体结构的可变电流开关，能够基于输入电压控制输出电流。本实施例中，第一晶体管和第二晶体管包括隧穿场效应晶体管(TunnelingField-effect Transistor，TFET)。在其他实施例中，根据实际形成的晶体管类型，第一型晶体管和第二晶体管还可以为鳍式场效应晶体管(FinFET)。
栅极结构201用于控制导电沟道的开启和关断。本实施例中，栅极结构201包括多晶硅栅极结构201。本实施例中，栅极结构201包括栅氧化层(图未示)和位于栅氧化层上的栅极层(图未示)，栅氧化层用于隔离栅极层和基底200，在器件工作时，栅极层用于控制导电沟道的开启或关断。本实施例中，栅极层的材料包括多晶硅，栅氧化层的材料包括氧化硅或氮氧化硅。
具体地，漏区208与源区207分别用于作为第一晶体管和第二晶体管的漏极和源极。漏区208与源区207的掺杂类型不同，从而形成P-I-N(P-Intrinsic-N，P型-本征-N型)结构，进而利用带带隧穿作为导通机制。
本实施例中，第一晶体管为N型晶体管，第二晶体管为P型晶体管；其中，N型晶体管的漏区208的掺杂离子为N型离子，N型晶体管的源区207的掺杂离子为P型离子，P型晶体管的漏区208的掺杂离子为P型离子，P型晶体管的源区207的掺杂离子为N型离子。具体地，N型离子包括P离子、As离子或Sb离子，P型离子包括B离子、Ga离子或In离子。
器件隔离结构202用于实现第一器件区200A和第二器件区200B之间的隔离，减少相邻第一器件区200A和第二器件区200B之间相互漏电的风险。为此，器件隔离结构202的材料为绝缘材料，作为一种示例，器件隔离结构202的材料为氧化硅。
本实施例中，基底200还包括第三器件区(图未示)。具体地，第三器件区为设置晶体管的区域。
本实施例中，半导体结构还包括：第三晶体管，位于第三器件区的基底200上，第三晶体管包括金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-effectTransistor，MOSFET)。
为此，第一器件区200A和第二器件区200B用于形成隧穿场效应晶体管(TFET)，第三器件区用于形成金属氧化物半导体(MOS)场效应晶体管，隧穿场效应晶体管与金属氧化物半导体场效应晶体管相隔离。具体地，第二器件区200B和第三器件区交界处的基底200中设置有隔离结构，隔离结构用于实现第二器件区200B和第三器件区之间的隔离，减少相邻第二器件区200B和第三器件区之间相互漏电的风险。
本实施例中，隔离结构的材料包括氧化硅。
本实施例中，第一型掺杂层206位于器件隔离结构202侧部的基底200中，且第一型掺杂层206的侧壁与器件隔离结构202的侧壁相齐平，且第一型掺杂层206的顶部高于器件隔离结构202的底部。
第一型掺杂层206将相邻第一晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208隔离开，减少了相邻第一晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208之间发生漏电的概率。
需要说明的是，第一型掺杂层206中掺杂离子的浓度不宜过大，也不宜过小。如果第一型掺杂层206中掺杂离子的浓度过大，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相同的源区207或漏区208中的离子相互扩散的概率；如果第一型掺杂层206中掺杂离子的浓度过小，则第一型掺杂层206不能完全阻挡相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208扩散的离子，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，第一型掺杂层206中掺杂离子的浓度为1E12atom/cm3至1E14atom/cm3。
还需要说明的是，沿基底200表面的法线方向，第一型掺杂层206的厚度不宜过大，也不宜过小。如果第一型掺杂层206的厚度过大，在第一型掺杂层206的形成工艺中，增大了形成第一型掺杂层206的工艺成本，降低了工艺效率；如果第一型掺杂层206的厚度过小，则第一型掺杂层206不能完全阻挡相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208扩散的离子，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层206的掺杂类型相反的源区207或漏区208之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底200的法线方向，第一型掺杂层206的厚度为40纳米至300纳米。
本实施例中，第一型掺杂层206中掺杂的离子类型为P型离子。具体地，P型离子包括B离子、Ga离子或In离子中的一种或多种。在其他实施例中，第一型掺杂层掺杂的离子类型还可以为N型离子。
需要说明的是，第二型掺杂层203中掺杂离子的浓度不宜过大，也不宜过小。如果第二型掺杂层203中掺杂离子的浓度过大，则增大了第二型掺杂层203与源区207或漏区208相互短接的概率，从而影响了半导体结构的性能；如果第二型掺杂层203中掺杂离子的浓度过小，则第二型掺杂层203不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，第二型掺杂层203中掺杂离子的浓度为1E12atom/cm3至1E14atom/cm3。
还需要说明的是，沿基底200表面的法线方向，第二型掺杂层203的顶部至源区207或漏区208底部的距离不宜过大，也不宜过小。如果第二型掺杂层203的顶部至源区207或漏区208底部的距离过大，在第一型掺杂层206的掺杂深度满足工艺要求的情况下，容易导致第二型掺杂层203的形成区域过小，相应的，导致第二型掺杂层203不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208之间发生漏电的概率；如果第二型掺杂层203的顶部至基底200顶面的距离过小，增大了第二型掺杂层203与源区207或漏区208相互短接的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底200的法线方向，第二型掺杂层203的顶部至基底200顶面的距离为150纳米至800纳米。
具体地，沿基底200表面的法线方向，第二型掺杂层203的厚度不宜过大，也不宜过小。如果第二型掺杂层203的厚度过大，则增大了第二型掺杂层203的顶部与源区207或漏区208相互短接的概率，从而影响了半导体结构的性能；如果第二型掺杂层203的厚度过小，则容易导致第二型掺杂层203不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层203的掺杂类型相反的源区207或漏区208之间发生漏电的概率。为此，本实施例中，第二型掺杂层203的厚度为150纳米至800纳米。
本实施例中，第二型掺杂层203中掺杂的离子类型为N型离子。具体地，N型离子包括P离子、As离子或Sb离子中的一种或多种。在其他实施例中，第二型掺杂层掺杂的离子类型还可以为P型离子。
图4是本发明半导体结构第二实施例中对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一型掺杂层606位于器件隔离结构602侧部的基底600中，且第一型掺杂层606的侧壁与器件隔离结构602的侧壁相齐平，且第一型掺杂层606的顶部与器件隔离结构602的底部相齐平。
具体地，由于器件隔离结构602覆盖第二型掺杂层603的侧壁，且第二型掺杂层603的底部与器件隔离结构602的底部相齐平，第二型掺杂层603将相邻第一晶体管和第二晶体管中与第二型掺杂层603的掺杂类型相反的源区607或漏区608隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层603的掺杂类型相反的源区607或漏区608之间通过第一晶体管和第二晶体管下方位置以及器件隔离结构602拐角处发生漏电的概率。
图5是本发明半导体结构第三实施例中对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一型掺杂层706位于器件隔离结构702侧部的基底700中以及器件隔离结构702底部的基底700中，且位于器件隔离结构702侧部的第一型掺杂层706的顶部高于器件隔离结构702的底部。
具体地，通过在器件隔离结构702底部的基底700中设置第一型掺杂层706，能够进一步将相邻第一晶体管和第二晶体管中与第一型掺杂层706的掺杂类型相反的源区707或漏区708隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层706的掺杂类型相反的源区707或漏区708之间通过器件隔离结构702底部的基底700发生漏电的概率。
图6是本发明半导体结构第四实施例中对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一型掺杂层806位于器件隔离结构802侧部的基底800中以及器件隔离结构802底部的基底800中，且位于器件隔离结构802侧部的第一型掺杂层806的顶部与器件隔离结构802的底部相齐平。
具体地，第一型掺杂层806将相邻第一晶体管和第二晶体管中与第一型掺杂层806的掺杂类型相反的源区807或漏区808隔离开，同时，通过在器件隔离结构802底部的基底800中设置第一型掺杂层806，能够进一步将相邻第一晶体管和第二晶体管中与第一型掺杂层806的掺杂类型相反的源区807或漏区808隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层806的掺杂类型相反的源区807或漏区808之间通过器件隔离结构802底部的基底800发生漏电的概率，从而提高了半导体结构的性能。
图7至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图7，提供基底100，基底100包括用于形成第一晶体管的第一器件区100A和用于形成第二晶体管第二器件区100B，在第一器件区100A和第二器件区100B的基底100上形成有栅极结构101，相邻第一器件区100A和第二器件区100B交界处的基底100中形成有器件隔离结构102。
基底100用于为后续工艺制程提供工艺平台。
本实施例中，以基底100用于形成平面型场效应晶体管为例，基底100为平面型衬底。在其他实施例中，根据实际形成的晶体管类型，基底还可以为立体型基底，例如：当基底用于形成鳍式场效应晶体管(FinFET)时，基底包括衬底以及凸出于衬底上的鳍部。
本实施例中，第一器件区100A和第二器件区100B为晶体管的形成区域。
本实施例中，第一晶体管为N型晶体管，第二晶体管为P型晶体管。
本实施例中，第一晶体管和第二晶体管包括隧穿场效应晶体管(TunnelingField-effect Transistor，TFET)。在其他实施例中，根据实际形成的晶体管类型，第一型晶体管和第二晶体管还可以为鳍式场效应晶体管(FinFET)。
器件隔离结构102用于实现第一器件区100A和第二器件区100B之间的隔离，减少相邻第一器件区100A和第二器件区100B之间相互漏电的风险。为此，器件隔离结构102的材料为绝缘材料，作为一种示例，器件隔离结构102的材料为氧化硅。
栅极结构101用于控制导电沟道的开启和关断。本实施例中，栅极结构101包括多晶硅栅极结构101。本实施例中，栅极结构101包括栅氧化层(图未示)和位于栅氧化层上的栅极层(图未示)，栅氧化层用于隔离栅极层和基底100，在器件工作时，栅极层用于控制导电沟道的开启或关断本实施例中，栅极层的材料包括多晶硅，栅氧化层的材料包括氧化硅或氮氧化硅。
本实施例中，基底100还包括用于形成第三晶体管的第三器件区(未标示)，第三晶体管包括金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-effectTransistor，MOSFET)。
第一器件区100A和第二器件区100B用于形成隧穿场效应晶体管(TFET)，第三器件区用于形成金属氧化物半导体(MOS)场效应晶体管，隧穿场效应晶体管与金属氧化物半导体场效应晶体管相隔离。
具体地，第二器件区100B和第三器件区交界处的基底100中形成有隔离结构(未标示)，隔离结构用于实现第二器件区100B和第三器件区之间的隔离，减少相邻第二器件区100B和第三器件区之间相互漏电的风险。本实施例中，隔离结构的材料包括氧化硅。
参考图8，在第一器件区100A和第二器件区100B的基底100中形成第一型掺杂层106以及位于第一型掺杂层106顶部的第二型掺杂层103，第二型掺杂层103与第一型掺杂层106相接触，第二型掺杂层103的底部高于器件隔离结构102的底部，且器件隔离结构102覆盖第二型掺杂层103的侧壁，第一型掺杂层106和第二型掺杂层103的掺杂类型不同。
需要说明的是，在后续形成漏区与源区之后，由于器件隔离结构102覆盖第二型掺杂层103的侧壁，且第二型掺杂层103的底部高于器件隔离结构102的底部，第二型掺杂层103将相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区之间通过第一晶体管下方位置和器件隔离结构拐角处发生漏电的概率，由于第一型掺杂层106位于第二型掺杂层103的底部，且与第二型掺杂层103的底部相接触，第一型掺杂层106将相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区之间发生漏电的概率，同时，由于第一型掺杂层106与第二型掺杂层103相接触，第一型掺杂层106与第二型掺杂层103的界面处能够形成耗尽层，耗尽层的形成减少了相邻第一晶体管和第二晶体管中的源区或漏区在第一型掺杂层106与第二型掺杂层103之间通过第一晶体管和第二晶体管下方位置和器件隔离结构拐角处产生漏电通道的概率，即降低了相邻第一晶体管和第二晶体管中的源区或漏区之间发生漏电的概率，从而提高了半导体结构的性能。
本实施例中，形成第一型掺杂层106和第二型掺杂层103的步骤包括：在器件隔离结构102侧部的基底100中形成第一型掺杂层106，第一型掺杂层106的侧壁与器件隔离结构102的侧壁相齐平，且第一型掺杂层106的顶部高于器件隔离结构102的底部；形成第一型掺杂层106之后，在第一型掺杂层106的顶部形成第二型掺杂层103，器件隔离结构102覆盖第二型掺杂层103的侧壁。
本实施例中，采用同一光罩，形成第一型掺杂层106和第二型掺杂层103。
具体地，采用同一光罩形成第一型掺杂层106和第二型掺杂层103，减少了工艺步骤，降低了工艺成本。
本实施例中，形成第一型掺杂层106和第二型掺杂层103的工艺包括离子注入工艺。需要说明的是，离子注入工艺具有可控性高等特点，能够精确控制掺杂离子的浓度和深度，相应的，采用离子注入工艺形成第一型掺杂层106和第二型掺杂层103，能够使第一型掺杂层106和第二型掺杂层103的形成区域满足工艺需求，达到降低相邻第一晶体管和第二晶体管中的源区或漏区之间发生漏电的效果，从而提高了半导体结构的性能。
需要说明的是，形成第一型掺杂层106的过程中，离子注入工艺的掺杂剂量范围不宜过大，也不宜过小。如果离子注入工艺的掺杂剂量过大，则增大了相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相同的源区或漏区中的离子相互扩散的概率；如果离子注入工艺的掺杂剂量过小，在后续形成源区和漏区之后，第一型掺杂层106不能完全阻挡相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，形成第一型掺杂层106的过程中，离子注入工艺的掺杂剂量范围为1E12atom/cm3至1E14atom/cm3。
还需要说明的是，形成第一型掺杂层106的过程中，离子注入工艺的注入能量范围不宜过大，也不宜过小。如果离子注入工艺的注入能量过大，则容易导致第一型掺杂层106的掺杂深度过大，使第一型掺杂层106不能有效阻挡相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区之间发生漏电的概率，从而影响了半导体结构的性能；如果离子注入工艺的注入能量过小，则容易导致第一型掺杂层106的掺杂深度过小，相应的，在形成第二型掺杂层103之后，增大了第二型掺杂层103与后续形成的源区或漏区相互短接的概率，从而影响了半导体结构的性能。为此，本实施例中，形成第一型掺杂层106的过程中，离子注入工艺的注入能量范围为50kev至500kev。
具体地，沿基底100表面的法线方向，第一型掺杂层106的厚度不宜过大，也不宜过小。如果第一型掺杂层106的厚度过大，则增大了形成第一型掺杂层106的工艺成本，降低了工艺效率；如果第一型掺杂层106的厚度过小，在后续形成源区和漏区之后，第一型掺杂层106不能完全阻挡相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第一型掺杂层106的掺杂类型相反的源区或漏区之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底100表面的法线方向，第一型掺杂层106的厚度为40纳米至300纳米。
本实施例中，第一型掺杂层106中掺杂的离子类型为P型离子。具体地，P型离子包括B离子、Ga离子或In离子中的一种或多种。在其他实施例中，第一型掺杂层掺杂的离子类型还可以为N型离子。
需要说明的是，形成第二型掺杂层103的过程中，离子注入工艺的掺杂剂量范围不宜过大，也不宜过小。如果离子注入工艺的掺杂剂量过大，则增大了第二型掺杂层103与后续形成的源区或漏区相互短接的概率，从而影响了半导体结构的性能；如果离子注入工艺的掺杂剂量过小，在后续形成源区和漏区之后，第二型掺杂层103不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区之间发生漏电的概率，从而影响了半导体结构的性能。为此，本实施例中，形成第二型掺杂层103的过程中，离子注入工艺的掺杂剂量范围为1E12atom/cm3至1E14atom/cm3。
还需要说明的是，形成第二型掺杂层103的过程中，离子注入工艺的注入能量范围不宜过大，也不宜过小。如果离子注入工艺的注入能量过大，则第二型掺杂层103中掺杂的离子容易注入到第一型掺杂层106中，导致第二型掺杂层103不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区之间发生漏电的概率，从而影响了半导体结构的性能；如果离子注入工艺的注入能量过小，容易导致第二型掺杂层103的掺杂深度过小，相应的，在后续形成源区和漏区之后，增大了第二型掺杂层103与源区或漏区相互短接的概率，从而影响了半导体结构的性能。为此，本实施例中，形成第二型掺杂层103的过程中，离子注入工艺的注入能量范围为50kev至500kev。
具体地，沿基底100表面的法线方向，第二型掺杂层103的顶部至基底100顶面的距离不宜过大，也不宜过小。如果第二型掺杂层103的顶部至基底100顶面的距离过大，在第一型掺杂层106的掺杂深度满足工艺要求的情况下，容易导致第二型掺杂层103的形成区域过小，相应的，导致第二型掺杂层103不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区之间发生漏电的概率；如果第二型掺杂层103的顶部至基底100顶面的距离过小，在后续形成源区和漏区之后，增大了第二型掺杂层103与源区或漏区相互短接的概率，从而影响了半导体结构的性能。为此，本实施例中，沿基底100表面的法线方向，第二型掺杂层103的顶部至基底100顶面的距离为150纳米至800纳米。
需要说明的是，沿基底100表面的法线方向，第二型掺杂层103的厚度不宜过大，也不宜过小。如果第二型掺杂层103的厚度过大，则增大了第二型掺杂层103的顶部与后续形成的源区或漏区相互短接的概率，从而影响了半导体结构的性能；如果第二型掺杂层103的厚度过小，则容易导致第二型掺杂层103不能完全阻挡相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区扩散的离子，增大了相邻第一晶体管和第二晶体管中与第二型掺杂层103的掺杂类型相反的源区或漏区之间发生漏电的概率。为此，本实施例中，第二型掺杂层103的厚度为150纳米至800纳米。
本实施例中，第二型掺杂层103中掺杂的离子类型为N型离子。具体地，N型离子包括P离子、As离子或Sb离子中的一种或多种。在其他实施例中，第二型掺杂层掺杂的离子类型还可以为P型离子。
需要说明的是，本实施例中，在形成第一型掺杂层106之前，还包括：在第三器件区的基底100顶部形成第一掩膜层(图未示)，第一掩膜层露出第一器件区100A和第二器件区100B。具体地，在形成第一型掺杂层106的过程中，第一掩膜层对第三器件区起到保护作用，降低了第一型掺杂层106中掺杂的离子进入第三器件区的概率，从而影响了半导体结构的性能。
本实施例中，第一掩膜层的材料包括光刻胶。本实施例中，形成第一掩膜层的工艺包括涂胶工艺。
需要说明的是，本实施例中，在形成第一型掺杂层106的过程中，对第一掩膜层露出的第一器件区100A和第二器件区100B进行掺杂处理。
需要说明的是，本实施例中，在形成第二型掺杂层103之前，还包括：在第三器件区的基底100顶部形成第二掩膜层(图未示)，第二掩膜层露出第一器件区100A和第二器件区100B。在形成第二型掺杂层103的过程中，第二掩膜层对第三器件区起到保护作用，降低了第二型掺杂层103中掺杂的离子进入第三器件区的概率，从而影响了半导体结构的性能。
本实施例中，第二掩膜层的材料包括光刻胶。本实施例中，形成第二掩膜层的工艺包括涂胶工艺。
本实施例中，在形成第二型掺杂层103的过程中，对第二掩膜层露出的第一器件区100A和第二器件区100B进行掺杂处理。
需要说明的是，本实施例中，第一掩膜层和第二掩膜层为同一层掩膜层。即在形成第一型掺杂层106和第二型掺杂层103之前，在第三器件区的基底100顶部形成掩膜层，掩膜层露出第一器件区100A和第二器件区100B，掩膜层用于对第三器件区起到保护作用，在对第一器件区100A和第二器件区100B进行掺杂处理形成第一型掺杂层106和第二型掺杂层103的过程中，对掩膜层露出的第一器件区100A和第二器件区100B进行掺杂处理。
还需要说明的是，在形成第一型掺杂层106和第二型掺杂层103，第一掩膜层和第二掩膜层为同一层掩膜层，减少了工艺步骤，降低了工艺成本。在其他实施例中，第一掩膜层和第二掩膜层还可以为不同的掩膜层。
参考图9，形成第一型掺杂层106和第二型掺杂层103之后，在第一器件区100A和第二器件区100B中，在栅极结构101两侧的基底100中分别形成源区107和漏区108，栅极结构101以及位于其两侧的源区107和漏区108构成第一晶体管，同一第一晶体管对应的漏区108和源区107的掺杂类型不同。
具体地，漏区108与源区107分别用于作为第一晶体管的漏极和源极。漏区108与源区107的掺杂类型不同，从而形成P-I-N(P-Intrinsic-N，P型-本征-N型)结构，进而利用带带隧穿作为导通机制。
本实施例中，在栅极结构101两侧的基底100中分别形成源区107和漏区108的步骤中，N型的第一晶体管对应的漏区108的掺杂离子为N型离子、对应的源区107的掺杂离子为P型离子；P型的第一晶体管对应的漏区108的掺杂离子为P型离子、对应的源区107的掺杂离子为N型离子。具体地，N型离子包括P离子、As离子或Sb离子，P型离子包括B离子、Ga离子或In离子。
图10是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第二型掺杂层303与第一型掺杂层306相接触，且第二型掺杂层的底部与器件隔离结构302的底部相齐平。
具体地，在形成漏区与源区之后，由于器件隔离结构302覆盖第二型掺杂层303的侧壁，且第二型掺杂层303的底部与器件隔离结构302的底部相齐平，第二型掺杂层303将相邻第一晶体管和第二晶体管中与第二型掺杂层303的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第二型掺杂层303的掺杂类型相反的源区或漏区之间通过第一晶体管下方位置和隔离结构拐角处发生漏电的概率。
本实施例中，形成第一型掺杂层306和第二型掺杂层303的步骤包括：在器件隔离结构302侧部的基底300中形成第一型掺杂层306，第一型掺杂层306的侧壁与器件隔离结构302的侧壁相齐平，且第一型掺杂层306的顶部与器件隔离结构302的底部相齐平；形成第一型掺杂层306之后，在第一型掺杂层306的顶部形成第二型掺杂层303，器件隔离结构302覆盖第二型掺杂层303的侧壁。
图11是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一型掺杂层406和第二型掺杂层403的形成步骤。
本实施例中，形成第一型掺杂层406和第二型掺杂层403的步骤包括：在器件隔离结构402侧部的基底400中以及器件隔离结构402底部的基底400中形成第一型掺杂层406，位于器件隔离结构402侧部的第一型掺杂层406的顶部高于器件隔离结构402的底部；形成第一型掺杂层406之后，在器件隔离结构402侧部的第一型掺杂层406的顶部形成第二型掺杂层403，器件隔离结构402覆盖第二型掺杂层403的侧壁。
具体地，通过在器件隔离结构402底部的基底400中形成第一型掺杂层406，能够进一步将相邻第一晶体管和第二晶体管中与第一型掺杂层406的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层406的掺杂类型相反的源区或漏区之间通过器件隔离结构402底部的基底400发生漏电的概率。
图12是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：第一型掺杂层506和第二型掺杂层503的形成步骤。
本实施例中，形成第一型掺杂层506和第二型掺杂层503的步骤包括：在器件隔离结构502侧部的基底500中以及器件隔离结构502底部的基底500中形成第一型掺杂层506，位于器件隔离结构502侧部的第一型掺杂层506的顶部与器件隔离结构502的底部相齐平；形成第一型掺杂层506之后，在器件隔离结构502侧部的第一型掺杂层506的顶部形成第二型掺杂层503，器件隔离结构502覆盖第二型掺杂层503的侧壁。
具体地，第一型掺杂层506将相邻第一晶体管和第二晶体管中与第一型掺杂层506的掺杂类型相反的源区或漏区隔离开，同时，通过在器件隔离结构502底部的基底500中形成第一型掺杂层506，能够进一步将相邻第一晶体管和第二晶体管中与第一型掺杂层506的掺杂类型相反的源区或漏区隔离开，减少了相邻第一晶体管和第二晶体管中与第一型掺杂层506的掺杂类型相反的源区或漏区之间通过器件隔离结构502底部的基底500发生漏电的概率，从而提高了半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一器件区和第二器件区；
第一晶体管，位于所述第一器件区的所述基底上，所述第一晶体管包括栅极结构以及分别位于所述栅极结构两侧的源区和漏区，所述第一晶体管对应的源区和漏区的掺杂类型不同；
第二晶体管，位于所述第二器件区的所述基底上，所述第二晶体管包括栅极结构以及分别位于所述栅极结构两侧的源区和漏区，所述第二晶体管对应的源区和漏区的掺杂类型不同，所述第一晶体管与所述第二晶体管类型不同；
器件隔离结构，位于相邻所述第一器件区和第二器件区交界处的所述基底中；
第一型掺杂层，位于所述第一器件区和第二器件区的所述基底中；
第二型掺杂层，位于所述第一型掺杂层顶部的基底中，且与所述第一型掺杂层的顶部相接触，所述第二型掺杂层的底部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平，且所述器件隔离结构覆盖所述第二型掺杂层的侧壁，所述第一型掺杂层和第二型掺杂层的掺杂类型不同。
2.如权利要求1所述的半导体结构，其特征在于，所述第一型掺杂层位于所述器件隔离结构侧部的基底中，且所述第一型掺杂层的侧壁与所述器件隔离结构的侧壁相齐平，且所述第一型掺杂层的顶部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平；
或者，
所述第一型掺杂层位于所述器件隔离结构侧部的基底中以及所述器件隔离结构底部的基底中，且位于所述器件隔离结构侧部的第一型掺杂层的顶部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平。
3.如权利要求1所述的半导体结构，其特征在于，所述第一型掺杂层中掺杂离子的浓度为1E12atom/cm3至1E14atom/cm3；
所述第二型掺杂层中掺杂离子的浓度为1E12atom/cm3至1E14atom/cm3。
4.如权利要求1所述的半导体结构，其特征在于，沿所述基底的法线方向，所述第二型掺杂层的顶部至所述源区或漏区底部的距离为150纳米至800纳米。
5.如权利要求1所述的半导体结构，其特征在于，沿所述基底表面的法线方向，所述第一型掺杂层的厚度为40纳米至300纳米；
沿所述基底表面的法线方向，所述第二型掺杂层的厚度为150纳米至800纳米。
6.如权利要求1所述的半导体结构，其特征在于，所述第一型掺杂层中掺杂的离子类型为P型离子；所述第二型掺杂层中掺杂的离子类型为N型离子；
或者，
所述第一型掺杂层中掺杂的离子类型为N型离子；所述第二型掺杂层中掺杂的离子类型为P型离子。
7.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；其中，所述N型晶体管的漏区的掺杂离子为N型离子，所述N型晶体管的源区的掺杂离子为P型离子，所述P型晶体管的漏区的掺杂离子为P型离子，所述P型晶体管的源区的掺杂离子为N型离子。
8.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管和第二晶体管包括隧穿场效应晶体管。
9.如权利要求1或8所述的半导体结构，其特征在于，所述基底还包括第三器件区；
所述半导体结构还包括：第三晶体管，位于所述第三器件区的基底上，所述第三晶体管包括金属氧化物半导体场效应晶体管。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一晶体管的第一器件区和用于形成第二晶体管第二器件区，在所述第一器件区和第二器件区的所述基底上形成有栅极结构，相邻所述第一器件区和第二器件区交界处的所述基底中形成有器件隔离结构；
在所述第一器件区和第二器件区的所述基底中形成第一型掺杂层以及位于所述第一型掺杂层顶部的第二型掺杂层，所述第二型掺杂层与所述第一型掺杂层相接触，所述第二型掺杂层的底部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平，且所述器件隔离结构覆盖所述第二型掺杂层的侧壁，所述第一型掺杂层和第二型掺杂层的掺杂类型不同；
形成所述第一型掺杂层和第二型掺杂层之后，在所述第一器件区中，在所述栅极结构两侧的基底中分别形成源区和漏区，所述栅极结构以及位于其两侧的源区和漏区构成第一晶体管，所述第一晶体管对应的所述漏区和源区的掺杂类型不同，在所述第二器件区中，在所述栅极结构两侧的基底中分别形成源区和漏区，所述栅极结构以及位于其两侧的源区和漏区构成第二晶体管，所述第二晶体管对应的所述漏区和源区的掺杂类型不同，所述第一晶体管与所述第二晶体管类型不同。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第一型掺杂层和第二型掺杂层的步骤包括：在所述器件隔离结构侧部的基底中形成所述第一型掺杂层，所述第一型掺杂层的侧壁与所述器件隔离结构的侧壁相齐平，且所述第一型掺杂层的顶部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平；形成所述第一型掺杂层之后，在所述第一型掺杂层的顶部形成第二型掺杂层，所述器件隔离结构覆盖所述第二型掺杂层的侧壁；
或者，
形成所述第一型掺杂层和第二型掺杂层的步骤包括：在所述器件隔离结构侧部的基底中以及所述器件隔离结构底部的基底中形成第一型掺杂层，位于所述器件隔离结构侧部的第一型掺杂层的顶部高于所述器件隔离结构的底部或者与所述器件隔离结构的底部相齐平；形成所述第一型掺杂层之后，在所述器件隔离结构侧部的第一型掺杂层的顶部形成第二型掺杂层，所述器件隔离结构覆盖所述第二型掺杂层的侧壁。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，采用同一光罩，形成所述第一型掺杂层和第二型掺杂层。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第一型掺杂层和第二型掺杂层的工艺包括离子注入工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一型掺杂层的过程中，所述离子注入工艺的参数包括：掺杂剂量范围为1E12atom/cm3至1E14atom/cm3；注入能量范围为50kev至500kev；
形成所述第二型掺杂层的过程中，所述离子注入工艺的参数包括：掺杂剂量范围为1E12atom/cm3至1E14atom/cm3；注入能量范围为50kev至500kev。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，沿所述基底表面的法线方向，所述第二型掺杂层的顶部至所述基底顶面的距离为150纳米至800纳米。
16.如权利要求10所述的半导体结构的形成方法，其特征在于，沿所述基底的法线方向，所述第一型掺杂层的厚度为40纳米至300纳米；
沿所述基底的法线方向，所述第二型掺杂层的厚度为150纳米至800纳米。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一型掺杂层中掺杂的离子类型为P型离子；所述第二型掺杂层中掺杂的离子类型为N型离子；
或者，
所述第一型掺杂层中掺杂的离子类型为N型离子；所述第二型掺杂层中掺杂的离子类型为P型离子。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；
在所述栅极结构两侧的基底中分别形成源区和漏区的步骤中，所述N型晶体管对应的所述漏区的掺杂离子为N型离子、对应的所述源区的掺杂离子为P型离子；所述P型晶体管对应的所述漏区的掺杂离子为P型离子、对应的所述源区的掺杂离子为N型离子。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一晶体管和第二晶体管包括隧穿场效应晶体管。
20.如权利要求10或19所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括用于形成第三晶体管的第三器件区，所述第三晶体管包括金属氧化物半导体场效应晶体管；
在形成所述第一型掺杂层之前，还包括：在所述第三器件区的基底顶部形成第一掩膜层，所述第一掩膜层露出所述第一器件区和第二器件区；
在形成所述第一型掺杂层的过程中，对所述第一掩膜层露出的所述第一器件区和第二器件区进行掺杂处理；
在形成所述第二型掺杂层之前，还包括：在所述第三器件区的基底顶部形成第二掩膜层，所述第二掩膜层露出所述第一器件区和第二器件区；
在形成所述第二型掺杂层的过程中，对所述第二掩膜层露出的所述第一器件区和第二器件区进行掺杂处理；
其中，所述第一掩膜层和第二掩膜层为同一层掩膜层或者为不同的掩膜层。
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