CN111509029A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN111509029A
CN111509029A CN201910097623.8A CN201910097623A CN111509029A CN 111509029 A CN111509029 A CN 111509029A CN 201910097623 A CN201910097623 A CN 201910097623A CN 111509029 A CN111509029 A CN 111509029A
Authority
CN
China
Prior art keywords
well region
gate
layer
ions
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910097623.8A
Other languages
English (en)
Other versions
CN111509029B (zh
Inventor
王雪梅
陈福刚
薛允
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910097623.8A priority Critical patent/CN111509029B/zh
Priority to US16/739,431 priority patent/US11658239B2/en
Publication of CN111509029A publication Critical patent/CN111509029A/zh
Application granted granted Critical
Publication of CN111509029B publication Critical patent/CN111509029B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，半导体器件包括：衬底；位于衬底内的第一阱区，所述第一阱区内具有第一离子；位于第一阱区内的隔离层；位于第一阱区内的第二阱区和第三阱区；所述第二阱区和第三阱区位于所述隔离层两侧，所述第二阱区和第三阱区内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区和第三阱区与隔离层的最小距离大于零；位于第二阱区和第一阱区上的第一栅极结构；位于第三阱区和第一阱区上的第二栅极结构；位于隔离层上的隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子；分别位于第二阱区和第三阱区内的源漏掺杂层。所述半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了提高器件的承压能力，现有技术提出了横向漂移金属氧化物半导体(LDMOS)，横向漂移金属氧化物半导体的结构包括：位于基底内的第一阱区和第二阱区，第一阱区和第二阱区的导电离子类型不同，位于第一阱区和第二阱区上的栅极结构；分别位于栅极结构两侧基底内的源端掺杂层和漏端掺杂层，漏端掺杂层位于第二阱区内，源端掺杂层位于第一阱区内，源端掺杂层和漏端掺杂层内具有源漏离子，源漏离子导电类型与第一阱区阱离子导电类型相同。
然而，现有技术形成的LDMOS器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件，包括：衬底；位于衬底内的第一阱区，所述第一阱区内具有第一离子；位于第一阱区内的隔离层；位于第一阱区内的第二阱区和第三阱区，所述第二阱区和第三阱区位于所述隔离层两侧，所述第二阱区和第三阱区内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区和第三阱区与隔离层的最小距离大于零；位于第二阱区和第一阱区上的第一栅极结构；位于第三阱区和第一阱区上的第二栅极结构；位于隔离层上的隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子；分别位于第二阱区和第三阱区内的源漏掺杂层。
可选的，所述隔离层到第二阱区的距离与隔离层到第三阱区的距离相等。
可选的，第一栅极结构包括第一栅氧化层和位于第一栅氧化层表面的第一栅极层；第二栅极结构包括第二栅氧化层和位于第二栅氧化层表面的第二栅极层。
可选的，所述第一栅极层和第二栅极层的材料为多晶硅，所述第一栅极层和第二栅极层内具有第一离子。
可选的，所述第一栅极结构还延伸至隔离层上。
可选的，所述第二栅极结构还延伸至隔离层上。
可选的，所述隔离栅与第一栅极结构和第二栅极结构中的一者或二者相连接。
可选的，当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第二离子为P型离子；当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第二离子为N型离子。
可选的，所述隔离层的厚度为2000埃～2500埃。
可选的，所述第二阱区、隔离层和第三阱区沿第一方向排列；所述隔离层在所述第一方向上的宽度为0.2um～0.3um。
可选的，所述第二阱区、隔离层和第三阱区沿第一方向排列；所述隔离栅在所述第一方向上的宽度为0.2um～0.3um。
本发明还提供上述任意一种半导体器件的形成方法，包括：提供衬底；在衬底内形成第一阱区，所述第一阱区内具有第一离子；在第一阱区内的形成隔离层；在第一阱区内形成第二阱区和第三阱区，第二阱区和第三阱区位于隔离层两侧，所述第二阱区和第三阱区内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区和第三阱区与隔离层的最小距离大于零；在第一阱区和第二阱区上形成第一栅极结构；在第一阱区和第三阱区上形成第二栅极结构；在隔离层上形成隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子；分别在第二阱区和第三阱区内形成源漏掺杂层。
可选的，所述隔离层到第二阱区的距离与隔离层到第三阱区的距离相等。
可选的，第一栅极结构包括第一栅氧化层和位于第一栅氧化层表面的第一栅极层；第二栅极结构包括第二栅氧化层和位于第二栅氧化层表面的第二栅极层。
可选的，所述第一栅极层和第二栅极层的材料为多晶硅，所述第一栅极层和第二栅极层内内具有第一离子。
可选的，所述隔离栅与第一栅极结构和第二栅极结构相连接；所述第一栅极结构、第二栅极结构和隔离栅的形成方法包括：在第一阱区上形成初始栅极结构，所述初始栅极结构包括初始栅氧化层和位于初始栅氧化层表面的初始栅极层，所述初始栅极氧化层位于隔离层表面，且所述初始栅氧化层还延伸至部分第二阱区和部分第三阱区表面；对所述初始栅极层进行离子掺杂，掺杂离子为第一离子，形成掺杂栅极层；在衬底和掺杂栅极层上形成掩膜层，所述掩膜层覆盖部分第一阱区表面、部分第二阱区表面、部分第三阱区表面和部分掺杂栅极层，暴露出部分隔离层上的掺杂栅极层，以所述掩膜层为掩膜，对掺杂栅极层进行离子注入，所述离子注入的注入离子为第二离子，形成隔离栅、第一栅极结构和第二栅极结构，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子。
可选的，所述离子注入的参数包括：所述注入离子包括B或BF2-，注入能量范围为20KeV～25KeV，注入浓度范围为1.5E15atom/cm3～2.0E15atom/cm3。
可选的，当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第二离子为P型离子；当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第二离子为N型离子。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件中，隔离栅位于隔离层上，隔离栅内具有第二离子，隔离栅和隔离层构成场板结构，会增加隔离层下方的第一阱区中耗尽区的体积。在第一栅极结构或者第二栅极结构上加偏压后，在源漏掺杂层上施压，载流子的运动轨迹需绕过隔离层底部的耗尽层。隔离层底部的耗尽层体积变大，载流子运动轨迹变长，半导体器件阻值变高，半导体器件耐压增大，从而使得半导体器件的击穿电压变大，使得半导体器件的性能得到提升。
本发明技术方案提供的半导体器件的形成方法中，形成位于第一栅极结构和第二栅极结构之间的隔离栅，所述隔离栅内具有第二离子，隔离栅和隔离层构成场板结构，会增加隔离层下方的第一阱区中耗尽区的体积。在第一栅极结构或者第二栅极结构上加偏压后，在源漏掺杂层上施压，载流子的运动轨迹需绕过隔离层底部的耗尽层。隔离层底部的耗尽层体积变大，半导体器件阻值变高，半导体器件耐压增大，从而使得半导体器件的击穿电压变大，使得半导体器件的性能得到提升。
进一步，所述隔离栅、第一栅极结构和第二栅极结构在初始栅结构的基础上经过离子掺杂和离子注入形成，方法简单，工艺流程较少。第一栅极结构和第二栅极结构和隔离栅的导电离子类型不同，隔离栅与第一栅极结构或第二栅极结构之间形成PN结，实现了隔离栅与第一栅极结构或第二栅极结构之间的隔离，避免了第一栅极结构或者第二栅极结构通电时对隔离栅电场的影响。
附图说明
图1是一种半导体的结构示意图；
图2至图7本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件，参考图1，包括：衬底100，所述衬底100内具有第一离子；位于衬底100内的第一阱区101，所述第一阱区101内具有第二离子，所述第二离子与第一离子导电类型相反；位于第一阱区101内的隔离层130；位于第一阱区101内的第二阱区111和第三阱区112，所述第二阱区111和第三阱区112位于于隔离层130两侧，所述第二阱区111和第三阱区112内具有第一离子，且所述隔离层130与第二阱区111或第三阱区112的最小距离均大于零；位于隔离层130两侧的第一阱区101上的第一栅极结构141和第二栅极结构142，所述第一栅极结构141覆盖部分第二阱区111和部分隔离层130表面，所述第二栅极结构142覆盖部分第三阱区112和部分隔离层130表面，第一栅极结构141和第二栅极结构142之间暴露出部分隔离层130表面；位于第一阱区101表面的介质层102，位于介质层102内的第一源漏插塞151、第二源漏插塞152、第一栅极插塞161和第二栅极插塞162，所述第一源漏插塞151与第二阱区111电连接，所述第二源漏插塞152与第三阱区112电连接，所述第一栅极插塞161与第一栅极结构141电连接，所述第一栅极插塞162与第二栅极结构142电连接。
上述半导体器件中，第一栅极结构覆盖部分隔离层130表面，第二栅极结构也覆盖部分隔离层130表面，在半导体器件工作时，第一栅极结构或者第二栅极结构上加偏压后，在隔离层130底部形成耗尽区。当在第一栅极结构上加偏压后，第一源漏插塞151上的载流子的运动轨迹为，经由第二阱区111进入第一阱区101内，在第一阱区101内绕过隔离层130底部的耗尽区，进入到第三阱区112内，从而达到第二源漏插塞152。由于耗尽区的存在，增长了载流子的运动轨迹，耗尽区的体积越大，载流子的运动轨迹变长，半导体器件的击穿电压增大。所述半导体器件的击穿电压与第二阱区111和第三阱区112的掺杂浓度和隔离层130的尺寸相关，然而即使第二阱区111和第三阱区112的掺杂浓度和隔离层130的尺寸均达到理想情况，半导体的击穿电压的提高仍有限，不能满足实际中的需要，因此半导体器件的性能有待提高。
本发明中，在第一栅极结构和第二栅栅极结构之间形成隔离栅，所述隔离栅内具有第二离子，所述第二离子与隔离层形成场板结构，使得隔离层底部的耗尽层体积变大，从而提高了半导体器件的击穿电压，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2，提供衬底200。
本实施例中，所述衬底200为平面式半导体衬底。
其他实施例中，所述衬底200包括半导体衬底和位于半导体衬底上的鳍部。
本实施例中，所述衬底200的材料为单晶硅。所述衬底200还可以是多晶硅或非晶硅。所述衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
在衬底200内形成第一阱区201，所述第一阱区201内具有第一离子。
形成所述第一阱区201的工艺包括固态源掺杂工艺或者离子注入工艺。
本实施例中，所述第一阱区201的形成工艺为离子注入工艺。所述第一阱区201的形成方法包括：对所述衬底200进行第一阱注入，所述第一阱注入的注入离子为第一离子，在衬底200内形成所述第一阱区201。
所述第一离子的类型与所要形成的器件的类型相关。
当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第一离子包括磷离子、砷离子或锑离子。
当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第一离子包括硼离子、BF2-离子或铟离子。
本实施例中，所述半导体器件的为N型器件，所述第一离子为磷离子。
接着，在第一阱区201内的形成隔离层230；在第一阱区201内形成第二阱区210和第三阱区220，第二阱区210和第三阱区220位于于隔离层230两侧，所述第二阱区210和第三阱区220内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区210和第三阱区220与隔离层230的最小距离大于零。
本一实施例中，形成隔离层230后，形成第二阱区210和第三阱区220。
本实施例中，形成第二阱区210和第三阱区220后，形成隔离层230。
所述第二阱区210和第三阱区220的形成方法包括：在衬底200上形成图形化掩膜层(未图示)，所述图形化掩膜层暴露出部分第一阱区201顶部表面；以所述图形化掩膜层为掩膜，对所述图形化掩膜层暴露出的第一阱区201进行第二阱注入，所述第二阱注入的注入离子为第二离子，第二离子与第一离子导电类型相反，形成第二阱区210和第三阱区220。
当所述半导体器件的为N型器件时，所述第二离子为P型离子，所述第二离子包括硼离子、BF2-离子或铟离子。
当所述半导体器件的为P型器件时，所述第二离子为N型离子，所述第二离子包括磷离子、砷离子或锑离子。
本实施例中，所述半导体器件的为N型器件，所述第二离子为硼离子。
请参考图3，在第一阱区201内形成隔离层230。
所述隔离层230位于第二阱区210和第三阱区220之间，所述隔离层230到第二阱区210的距离与隔离层230到第三阱区210的距离相等，所述第二阱区210和第三阱区220与隔离层230的最小距离大于零。
所述隔离层230的形成方法包括：在所述衬底200上形成图形化层，所述图形化层暴露出部分第一阱区201表面；以所述图形化层为掩膜，刻蚀第一阱区201，在所述第一阱区201内形成沟槽；在所述沟槽和衬底200表面形成初始隔离层；平坦化所述初始隔离层，直至暴露出衬底200顶部表面，在沟槽内形成所述隔离层230。
所述沟槽的深度决定了隔离层230的厚度。而隔离层230的深度一定程度上决定了载流子运动轨迹的长度，载流子运动轨迹越长，电阻越大，分压也就越大，从而影响所要形成的半导体器件的击穿电压。
本实施例中，所述隔离层230的厚度为2000埃～2500埃。
在隔离层230宽度一定的情况下，隔离层230厚度过厚，第一阱区201深度也要较深，第一阱区201过深容易造成制程浪费。所述隔离层230厚度过薄，分压较小，所形成的的半导体器件的击穿电压较小。
所述第二阱区210、隔离层230和第三阱区220沿第一方向排列；所述隔离层230在所述第一方向上的宽度为0.2um～0.3um。
在第一阱区201和第二阱区210上形成第一栅极结构，且所述第一栅极结构还延伸至隔离层230上；在第一阱区201和第三阱区220上形成第二栅极结构，且所述第二栅极结构还延伸至隔离层230上；在隔离层230上形成隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子。
所述第一栅极结构包括第一栅氧化层和位于第一栅氧化层表面的第一栅极层。
所述第二栅极结构包括第二栅氧化层和位于第二栅氧化层表面的第二栅极层。
本实施例中，所述第一栅极层和第二栅极层内具有第一离子。
在一实施例中，所述隔离栅与第一栅极结构和第二栅极结构均不相连。
所述隔离栅与第一栅极结构和第二栅极结构中的一者或二者相连接。
本实施例中，所述隔离栅与第一栅极结构和第二栅极结构相连接。所述隔离栅与第一栅极层和第二栅极层相连接。所述第一栅极结构、第二栅极结构和隔离栅的形成方法请参考图4至图6。
请参考图4，在第一阱区201上形成初始栅极结构，所述初始栅极结构包括初始栅氧化层202和位于初始栅氧化层202表面的初始栅极层203，所述初始栅极氧化层202覆盖隔离层230表面，且所述初始栅氧化层还延伸至第二阱区210和第三阱区220，覆盖部分第二阱区210和部分第三阱区220表面。
所述初始栅极结构为后续形成第一栅极结构、第二栅极结构和隔离栅提供材料层。
所述初始栅氧化层202的材料包括：氧化硅。
所述初始栅极层203的材料包括多晶硅。
本实施例中，还包括：在所述初始栅极层203表面形成初始栅保护层204，所述初始栅保护层204的材料包括氧化硅或氮化硅。
本实施例中，还包括：在所述初始栅极结构侧壁形成侧墙(未图示)，所述侧墙用于保护初始栅极层。
形成所述初始栅极结构的方法包括：在所述衬底200上形成初始栅极结构材料膜，所述初始栅极结构材料膜包括初始栅极氧化膜和位于初始栅极氧化膜表面的初始栅极膜，所述初始栅极氧化膜覆盖第一阱区201、第二阱区210、第三阱区220和隔离层230；刻蚀去除部分初始栅极结构材料膜，暴露出部分第一阱区201、部分第二阱区210和部分第三阱区220表面，形成所述初始栅极结构。
请参考图5，对所述初始栅极层203进行离子掺杂，掺杂离子为第一离子，形成掺杂栅极层213。
对所述初始栅极层203进行离子掺杂的工艺包括：固态源掺杂工艺或者离子注入工艺。
本实施例中，对所述初始栅极层203进行离子掺杂的工艺为离子注入工艺。
所述掺杂栅极层213为后续形成第一栅极结构和第二栅极结构提供材料层。
在一实施例中，形成掺杂栅极层213后，还包括对所述掺杂栅极层213进行退火处理，激活所述掺杂栅极层213内的掺杂离子。
本实施例中，不对所述掺杂栅极层213进行退火处理。
请参考图6，在衬底200和掺杂栅极层213上形成掩膜层205，所述掩膜层205覆盖部分第一阱区201表面、部分第二阱区210表面、部分第三阱区220表面和部分掺杂栅极层213，暴露出部分隔离层230上的掺杂栅极层213，以所述掩膜层205为掩膜，对掺杂栅极层213进行离子注入，所述离子注入的注入离子为第二离子，形成隔离栅260、第一栅极结构270和第二栅极结构280，所述隔离栅260位于第一栅极结构270和第二栅极结构280之间，所述隔离栅260内具有第二离子。
所述掩膜层205的材料包括光刻胶。
形成隔离栅260后，还包括去除所述掩膜层205，去除所述掩膜层205的工艺为灰化工艺。
本实施例中，所述第二离子为P型离子，所述第二离子包括硼离子、BF2-离子或铟离子。
本实施例中，所述离子注入的参数包括：所述注入离子包括B离子或BF2-离子，注入能量范围为20KeV～25KeV，注入浓度范围为1.5E15atom/cm3～2.0E15atom/cm3。
第一栅极结构270包括第一栅氧化层261和位于第一栅氧化层261表面的第一栅极层241。
本实施例中，所述第一栅氧化层261为位于隔离栅260与第二阱区210上的侧墙之间的衬底200表面的初始栅氧化层202，所述第一栅极层241为位于隔离栅260和第二阱区210上的侧墙之间的掺杂栅极层213。
所述第一栅氧化层261覆盖部分隔离层230表面、部分第二阱区210表面和隔离层230和第二阱区210之间的第一阱区201表面。
第二栅极结构280包括第二栅氧化层262和位于第二栅氧化层262表面的第二栅极层242。
本实施例中，所述第二栅氧化层262为位于隔离栅260与第三阱区220上的侧墙之间的衬底200表面的初始栅氧化层202，所述第二栅极层242位于隔离栅260和第三阱区220上的侧墙之间的掺杂栅极层213。
所述第二栅氧化层262覆盖部分隔离层230表面、部分第三阱区220表面和隔离层230和第三阱区220之间的第一阱区201表面。
所述隔离栅260与第一栅极层241和第二栅极层242相连接。
第一栅极层241和第二栅极层242与隔离栅260的导电离子类型不同，隔离栅260与第一栅极层241和第二栅极层242之间形成PN结，实现了隔离栅260与第一栅极结构270或第二栅极结构280之间的隔离，避免了第一栅极结构270或者第二栅极结构280通电时对隔离栅260的电场的影响。
所述第二阱区210、隔离层230和第三阱区220沿第一方向排列；所述隔离栅260在所述第一方向上的宽度为0.2um～0.3um。
所述隔离栅260宽度过小，所形成的场板作用有限，对耗尽层增加的效果有限，增加半导体器件的击穿电压的效果不佳。所述隔离栅260宽度过大，第一栅极结构和第二栅极结构之间距离较大，半导体器件的体积较大，不符合器件微小化的趋势。
形成位于第一栅极结构270和第二栅极结构280之间的隔离栅260，所述隔离栅260内具有第二离子，隔离栅260和隔离层230构成场板结构，增加了隔离层230下方的第一阱区201中耗尽区的体积。在第一栅极结构270或者第二栅极结构280上加偏压后，在源漏掺杂层250上施压，载流子的运动轨迹需绕过隔离层230底部的耗尽层。隔离层230底部的耗尽层体积变大，载流子运动轨迹变长，半导体器件阻值变高，半导体器件耐压增大，从而使得半导体器件的击穿电压变大，使得半导体器件的性能得到提升。
所述隔离栅260、第一栅极结构270和第二栅极结构280在初始栅极结构的基础上经过离子掺杂和离子注入形成，方法简单，工艺流程较少。
请参考图7，分别在所述第二阱区210和第三阱区220内形成源漏掺杂层250。
所述源漏掺杂层250的形成方法包括：对所述第二阱区210和第三阱区220进行源漏掺杂离子注入，所述源漏掺杂离子注入的注入离子为第一离子。
本实施例中，所述第一离子为N型离子。
其他实施例中，所述第一离子为P型离子。
形成源漏掺杂层250后，在衬底200上形成介质层206，所述介质层206覆盖第一栅极结构270、第二栅极结构280和隔离栅；在所述介质层206内形成第一源漏插塞271、第二源漏插塞272、第一栅极插塞281和第二栅极插塞282，所述第一源漏插塞271与第一阱区210电连接，所述第二源漏插塞272与第三阱区210电连接，所述第一栅极插塞281与第一栅极结构270电连接，所述第一栅极插塞282与第二栅极结构280电连接。
所述介质层206覆盖部分第一阱区201表面、部分第二阱区210表面和部分第三阱区220表面。
所述第一栅极插塞281与第一栅极结构270的第一栅极层241电连接。
所述第二栅极插塞282与第二栅极结构280的第二栅极层242电连接。
所述第一源漏插塞271与第二阱区210内的源漏掺杂层250电连接，所述第二源漏插塞272与第三阱区220内的源漏掺杂层250电连接。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图7，包括：衬底200；位于衬底200内的第一阱区201，所述第一阱区201内具有第一离子；位于第一阱区201内的隔离层230；位于第一阱区201内的第二阱区210和第三阱区220，第二阱区210和第三阱区220位于隔离层230两侧，所述第二阱区210和第三阱区220内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区210和第三阱区220与隔离层230的最小距离大于零；位于第一阱区201和第二阱区210上的第一栅极结构270；位于第一阱区201和第三阱区220上的第二栅极结构280；位于隔离层230上的隔离栅260，所述隔离栅260位于第一栅极结构270和第二栅极结构280之间，所述隔离栅260内具有第二离子；分别位于第二阱区210和第三阱区220内的源漏掺杂层250。
所述隔离层230到第二阱区210的距离与隔离层230到第三阱区220的距离相等。
第一栅极结构270包括第一栅氧化层261和位于第一栅氧化层261表面的第一栅极层241；第二栅极结构280包括第二栅氧化层262和位于第二栅氧化层262表面的第二栅极层242。
所述第一栅极层241和第二栅极层242的材料为多晶硅，所述第一栅极层241和第二栅极层242内具有第一离子。
所述第一栅极结构270还延伸至隔离层230上。所述第二栅极结构280还延伸至隔离层230上。
所述隔离栅260与第一栅极结构270和第二栅极结构280中的一者或二者相连接。
当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第二离子为P型离子。当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第二离子为N型离子。
所述隔离层230的厚度为2000埃～2500埃。
所述衬底200参照前述实施例的内容，不再详述。
所述第一栅极结构270和第二栅极结构280的结构、材料和位置参考前述实施例的内容，不再详述。
隔离栅260位于隔离层230上，隔离栅260内具有第二离子，隔离栅260和隔离层230构成场板结构，会增加隔离层230下方的第一阱区201中耗尽区的体积。在第一栅极结构270或者第二栅极结构280上加偏压后，在源漏掺杂层250上施压，载流子的运动轨迹需绕过隔离层230底部的耗尽层。隔离层230底部的耗尽层体积变大，载流子运动轨迹变长，半导体器件阻值变高，半导体器件耐压增大，从而使得半导体器件的击穿电压变大，使得半导体器件的性能得到提升。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件，其特征在于，包括：
衬底；
位于衬底内的第一阱区，所述第一阱区内具有第一离子；
位于第一阱区内的隔离层；
位于第一阱区内的第二阱区和第三阱区，所述第二阱区和第三阱区位于所述隔离层两侧，所述第二阱区和第三阱区内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区和第三阱区与隔离层的最小距离大于零；
位于第二阱区和第一阱区上的第一栅极结构；
位于第三阱区和第一阱区上的第二栅极结构；
位于隔离层上的隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子；
分别位于第二阱区和第三阱区内的源漏掺杂层。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离层到第二阱区的距离与隔离层到第三阱区的距离相等。
3.根据权利要求1或2所述的半导体器件，其特征在于，第一栅极结构包括第一栅氧化层和位于第一栅氧化层表面的第一栅极层；第二栅极结构包括第二栅氧化层和位于第二栅氧化层表面的第二栅极层。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一栅极层和第二栅极层的材料为多晶硅，所述第一栅极层和第二栅极层内具有第一离子。
5.根据权利要求1或2所述的半导体器件，其特征在于，所述第一栅极结构还延伸至隔离层上。
6.权利要求5所述的半导体器件，其特征在于，所述第二栅极结构还延伸至隔离层上。
7.根据权利要求1或2所述的半导体器件，其特征在于，所述隔离栅与第一栅极结构和第二栅极结构中的一者或二者相连接。
8.根据权利要求1或4所述的半导体器件，其特征在于，当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第二离子为P型离子；当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第二离子为N型离子。
9.根据权利要求1所述的半导体器件，其特征在于，所述隔离层的厚度为2000埃～2500埃。
10.根据权利要求1所述的半导体器件，其特征在于，所述第二阱区、隔离层和第三阱区沿第一方向排列；所述隔离层在所述第一方向上的宽度为0.2um～0.3um。
11.根据权利要求1所述的半导体器件，其特征在于，所述第二阱区、隔离层和第三阱区沿第一方向排列；所述隔离栅在所述第一方向上的宽度为0.2um～0.3um。
12.一种采用权利要求1至11任一项方法所形成的半导体器件的形成方法，其特征在于，包括：
提供衬底；
在衬底内形成第一阱区，所述第一阱区内具有第一离子；
在第一阱区内的形成隔离层；
在第一阱区内形成第二阱区和第三阱区，第二阱区和第三阱区位于隔离层两侧，所述第二阱区和第三阱区内具有第二离子，所述第二离子与第一离子导电类型相反，且所述第二阱区和第三阱区与隔离层的最小距离大于零；
在第一阱区和第二阱区上形成第一栅极结构；
在第一阱区和第三阱区上形成第二栅极结构；
在隔离层上形成隔离栅，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子；
分别在第二阱区和第三阱区内形成源漏掺杂层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述隔离层到第二阱区的距离与隔离层到第三阱区的距离相等。
14.根据权利要求12或13所述的半导体器件的形成方法，其特征在于，第一栅极结构包括第一栅氧化层和位于第一栅氧化层表面的第一栅极层；第二栅极结构包括第二栅氧化层和位于第二栅氧化层表面的第二栅极层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第一栅极层和第二栅极层的材料为多晶硅，所述第一栅极层和第二栅极层内内具有第一离子。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述隔离栅与第一栅极结构和第二栅极结构相连接；所述第一栅极结构、第二栅极结构和隔离栅的形成方法包括：在第一阱区上形成初始栅极结构，所述初始栅极结构包括初始栅氧化层和位于初始栅氧化层表面的初始栅极层，所述初始栅极氧化层位于隔离层表面，且所述初始栅氧化层还延伸至部分第二阱区和部分第三阱区表面；对所述初始栅极层进行离子掺杂，掺杂离子为第一离子，形成掺杂栅极层；在衬底和掺杂栅极层上形成掩膜层，所述掩膜层覆盖部分第一阱区表面、部分第二阱区表面、部分第三阱区表面和部分掺杂栅极层，暴露出部分隔离层上的掺杂栅极层，以所述掩膜层为掩膜，对掺杂栅极层进行离子注入，所述离子注入的注入离子为第二离子，形成隔离栅、第一栅极结构和第二栅极结构，所述隔离栅位于第一栅极结构和第二栅极结构之间，所述隔离栅内具有第二离子。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述离子注入的参数包括：所述注入离子包括B或BF2-，注入能量范围为20KeV～25KeV，注入浓度范围为1.5E15atom/cm3～2.0E15atom/cm3。
18.根据权利要求12或15所述的半导体器件的形成方法，其特征在于，当所述半导体器件的为N型器件时，所述第一离子为N型离子，所述第二离子为P型离子；当所述半导体器件的为P型器件时，所述第一离子为P型离子，所述第二离子为N型离子。
CN201910097623.8A 2019-01-31 2019-01-31 半导体器件及其形成方法 Active CN111509029B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910097623.8A CN111509029B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法
US16/739,431 US11658239B2 (en) 2019-01-31 2020-01-10 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910097623.8A CN111509029B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN111509029A true CN111509029A (zh) 2020-08-07
CN111509029B CN111509029B (zh) 2023-07-14

Family

ID=71837891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910097623.8A Active CN111509029B (zh) 2019-01-31 2019-01-31 半导体器件及其形成方法

Country Status (2)

Country Link
US (1) US11658239B2 (zh)
CN (1) CN111509029B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111509029B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111933544B (zh) * 2020-08-11 2022-04-22 上海华力微电子有限公司 栅氧化层测试结构及其制造方法、栅氧化层测试基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110080A1 (en) * 2003-11-21 2005-05-26 Infineon Technologies Ag LDMOS transistor device, integrated circuit, and fabrication method thereof
CN101872763A (zh) * 2010-05-28 2010-10-27 上海宏力半导体制造有限公司 一种可减小衬底电流的ldmos器件及其制造方法
US20140197480A1 (en) * 2013-01-11 2014-07-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure having common gate and fabrication method thereof
CN104701381A (zh) * 2015-03-03 2015-06-10 南京邮电大学 一种p柱区阶梯掺杂的二维类sj/resurf ldmos器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507856B1 (ko) * 2002-12-30 2005-08-17 주식회사 하이닉스반도체 Ｍｏｓ트랜지스터 제조방법
US7812400B2 (en) * 2007-03-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate strip with reduced thickness
JP2013135029A (ja) * 2011-12-26 2013-07-08 Elpida Memory Inc 半導体装置の製造方法
US9263562B2 (en) * 2014-02-11 2016-02-16 United Microelectronics Corp. Electrostatic discharge protection structure capable of preventing latch-up issue caused by unexpected noise
CN111509029B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110080A1 (en) * 2003-11-21 2005-05-26 Infineon Technologies Ag LDMOS transistor device, integrated circuit, and fabrication method thereof
CN101872763A (zh) * 2010-05-28 2010-10-27 上海宏力半导体制造有限公司 一种可减小衬底电流的ldmos器件及其制造方法
US20140197480A1 (en) * 2013-01-11 2014-07-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure having common gate and fabrication method thereof
CN104701381A (zh) * 2015-03-03 2015-06-10 南京邮电大学 一种p柱区阶梯掺杂的二维类sj/resurf ldmos器件及其制造方法

Also Published As

Publication number Publication date
US20200251589A1 (en) 2020-08-06
CN111509029B (zh) 2023-07-14
US11658239B2 (en) 2023-05-23

Similar Documents

Publication Publication Date Title
CN109216470B (zh) 半导体结构及其形成方法
CN112017963A (zh) 半导体结构及其形成方法
EP3282487A1 (en) Semiconductor structure and fabrication method thereof
US20160133695A1 (en) A method of inhibiting leakage current of tunneling transistor, and the corresponding device and a preparation method thereof
TW449836B (en) Manufacturing method and device for forming anti-punch-through region by large-angle-tilt implantation
CN111508843B (zh) 半导体器件及其形成方法
US11658239B2 (en) Semiconductor device and fabrication method thereof
CN108630542B (zh) 半导体结构及其形成方法
KR900008153B1 (ko) 고신뢰성 반도체 장치와 그 제조 방법
CN111384144B (zh) 半导体器件及其形成方法
US11682725B2 (en) Semiconductor device with isolation layer
CN108281485B (zh) 半导体结构及其形成方法
CN111509044A (zh) 半导体结构及其形成方法
CN111863725B (zh) 半导体结构及其形成方法
CN110718463B (zh) 隧穿场效应晶体管及其形成方法
CN114256336A (zh) 一种半导体器件及其制造方法
CN114256073A (zh) 半导体结构及其形成方法
CN109087939B (zh) 半导体结构的形成方法、ldmos晶体管及其形成方法
CN113540241A (zh) 半导体结构及其形成方法
CN113437148B (zh) 半导体结构及其形成方法
CN218101271U (zh) 一种阈值电压与击穿电压自由可调的、抗热载流子效应的ldmos器件结构设计
CN113675087B (zh) 半导体结构及其形成方法
CN111430461A (zh) 半导体结构及其形成方法
CN111463173B (zh) 半导体结构及其形成方法
US10943978B2 (en) High voltage device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant