CN101872763A - 一种可减小衬底电流的ldmos器件及其制造方法 - Google Patents
一种可减小衬底电流的ldmos器件及其制造方法 Download PDFInfo
- Publication number
- CN101872763A CN101872763A CN201010187355A CN201010187355A CN101872763A CN 101872763 A CN101872763 A CN 101872763A CN 201010187355 A CN201010187355 A CN 201010187355A CN 201010187355 A CN201010187355 A CN 201010187355A CN 101872763 A CN101872763 A CN 101872763A
- Authority
- CN
- China
- Prior art keywords
- grid
- drift region
- isolated location
- source electrode
- ldmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 65
- 238000002955 isolation Methods 0.000 claims description 55
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 150000003376 silicon Chemical class 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 14
- 239000000969 carrier Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种可减小衬底电流的LDMOS器件及其制造方法，该器件包括硅衬底、高压阱、源极、源极漂移区、漏极、漏极漂移区、栅极及其侧墙，该源极和漏极分别通过设置在源极漂移区和漏极漂移区的近栅沟槽隔离结构与栅极隔离。现有技术中近栅沟槽隔离结构靠近栅极的部分较厚且其厚度与远离栅极的部分厚度相同，从而造成靠近栅极的部分上等势线较密集和电场强度较大，进而造成LDMOS器件衬底电流较大。本发明中该近栅沟槽隔离结构具有靠近栅极的第一隔离单元和远离栅极的第二隔离单元，该第一隔离单元的厚度小于第二隔离单元的厚度。本发明有效降低了第一隔离单元的电场强度和由该电场激发的热载流子的数量，并有效降低了LDMOS器件的衬底电流。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种可减小衬底电流的LDMOS器件及其制造方法。
背景技术
对于工作在高压或高频的功率MOS管来说，其在正常工作时，漏极和栅极附近存在强电场，载流子易在该强电场中获得较高的能量成为热载流子，热载流子在附近的耗尽区中与晶格碰撞产生电子空穴对，对N沟道功率MOS来说，碰撞产生的电子形成附加的漏电流，空穴则被衬底收集，形成衬底电流Isub。衬底电流Isub越大，说明沟道中发生的碰撞次数越多，相应的热载流子效应越严重。热载流子效应是限制MOS管最高工作电压的基本因素之一。
现常用的功率MOS管为横向扩散金属氧化物半导体晶体管(LateralDiffused Medal Oxide Semiconductor；简称LDMOS)，其更容易与CMOS工艺兼容而被广泛采用。LDMOS器件结构如图1所示，LDMOS器件结构如图1所示，LDMOS器件包括硅衬底10、高压阱11、源极12、源极漂移区13、栅极14、栅极侧墙15、漏极16和漏极漂移区17，该高压阱11形成在该硅衬底10中，该源极漂移区13和漏极漂移区17形成在该高压阱11中且排布在栅极14两侧，该源极12和漏极16分别形成在该源极漂移区13和漏极漂移区17中。该源极12和漏极16分别通过设置在源极漂移区13和漏极漂移区17的近栅沟槽隔离结构20和21与栅极14隔离，并分别通过设置在远离栅极14一侧的远栅沟槽隔离结构22和23与高压阱11隔离。
在如图1所示的现有技术中，近栅沟槽隔离结构20和21和远栅沟槽隔离结构22和23的厚度相同。当LDMOS器件工作时，栅极14上会加高达几十伏的栅极电压Vg，而漏极漂移区17的部分区域会成为耗尽区，此时近栅沟槽隔离结构20和21靠近栅极14区域的电场就对LDMOS器件的衬底电流Isub有着直接影响，其靠近沟道，其上电场越强，LDMOS器件的衬底电流就越大。
因此，如何提供一种可减小衬底电流的LDMOS器件以降低近栅沟槽隔离结构靠近栅极部分的电场强度，从而降低由该电场激发的热载流子和衬底电流，已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种可减小衬底电流的LDMOS器件及其制造方法，通过所述器件及方法可降低近栅沟槽隔离结构靠近栅极部分的电场强度，并有效降低由该电场激发的热载流子和衬底电流。
本发明的目的是这样实现的：一种可减小衬底电流的LDMOS器件，包括硅衬底、高压阱、源极、源极漂移区、漏极、漏极漂移区、栅极及其侧墙，该高压阱形成在该硅衬底中，该源极漂移区和漏极漂移区形成在该高压阱中且排布在栅极两侧，该源极和漏极分别形成在该源极漂移区和漏极漂移区中，该源极和漏极分别通过设置在源极漂移区和漏极漂移区的近栅沟槽隔离结构与栅极隔离，该近栅沟槽隔离结构包括靠近栅极的第一隔离单元和远离栅极的第二隔离单元，该第一隔离单元的厚度小于该第二隔离单元的厚度。
在上述的可减小衬底电流的LDMOS器件中，该近栅沟槽隔离结构还包括位于第一隔离单元和第二隔离单元间的中间隔离单元，该中间隔离单元的厚度位于第一隔离单元和第二隔离单元的厚度之间。
在上述的可减小衬底电流的LDMOS器件中，该中间隔离单元为多个，其沿远离栅极的方向厚度依次增大。
在上述的可减小衬底电流的LDMOS器件中，该源极和漏极分别通过设置在远离栅极一侧的远栅沟槽隔离结构与高压阱隔离，该远栅沟槽隔离结构的厚度等于第一隔离单元或第二隔离单元的厚度。
在上述的可减小衬底电流的LDMOS器件中，该第一隔离单元的厚度范围为0.2至0.3微米，该第二隔离单元的厚度范围为0.4至0.5微米。
本发明还提供一种上述的可减小衬底电流的LDMOS器件的制造方法，包括以下步骤：a、提供一硅衬底；b、进行离子注入工艺和退火工艺在该硅衬底上形成高压阱；c、在高压阱栅极区域两侧分别制作近栅沟槽隔离结构，并在源极和漏极区域两侧分别制作远栅沟槽隔离结构；d、进行离子注入工艺和退火工艺在该高压阱形成源极漂移区和漏极漂移区；e、在高压阱上制作栅极及其侧墙；f、进行离子注入工艺和退火工艺分别在源极漂移区和漏极漂移区形成源极和漏极；其中，步骤c包括以下步骤：c1、进行光刻工艺形成近栅沟槽隔离结构和远栅沟槽隔离结构图形；c2、进行干法刻蚀工艺形成预设深度的沟槽，该预设深度等于第一隔离单元的厚度；c3、进行光刻工艺形成第二隔离单元图形；c4、进行干法刻蚀工艺形成近栅隔离沟槽；c5、进行化学气相沉积工艺沉积氧化硅；c6、进行化学机械抛光形成近栅沟槽隔离结构和远栅沟槽隔离结构。
在上述的可减小衬底电流的LDMOS器件的制造方法中，该方法在步骤c2和c3之间还具有进行光刻工艺和干法刻蚀工艺在第一隔离单元远离栅极的一侧形成中间隔离单元沟槽的步骤。
在上述的可减小衬底电流的LDMOS器件的制造方法中，在步骤c3中，所进行的光刻工艺还形成远栅沟槽隔离结构图形；在步骤c4中，所进行的干法刻蚀工艺还形成远栅隔离沟槽。
在上述的可减小衬底电流的LDMOS器件的制造方法中，在步骤c5中，通过高密度等离子体化学气相沉积工艺沉积氧化硅。
与现有技术中近栅沟槽隔离结构靠近栅极部分的厚度与远离栅极部分的厚度相同且较厚，从而造成靠近栅极部分上等势线较密集和电场强度较大，进而造成LDMOS器件衬底电流较大相比，本发明的可减小衬底电流的LDMOS器件及其制造方法将近栅沟槽隔离结构靠近栅极部分即第一隔离单元的厚度降至比远离栅极的第二隔离单元薄，从而有效减少了第一隔离单元上分布的等势线数量，并有效降低了其上的电场强度和由该电场激发的热载流子的数量，如此有效降低了LDMOS器件的衬底电流。
附图说明
本发明的可减小衬底电流的LDMOS器件及其制造方法由以下的实施例及附图给出。
图1为现有技术中LDMOS器件的组成结构示意图；
图2为本发明的可减小衬底电流的LDMOS器件第一实施例的组成结构示意图；
图3为现有技术和本发明第一实施例的LDMOS器件在Vd等于35V和Vg等于37V时的Isub-Vg关系曲线对比图；
图4为本发明的可减小衬底电流的LDMOS器件第二实施例的组成结构示意图；
图5为本发明的可减小衬底电流的LDMOS器件第三实施例的组成结构示意图；
图6为本发明的可减小衬底电流的LDMOS器件制造方法第一实施例的流程图；
图7至图15分别为完成图6中步骤S61至S69后LDMOS器件的组成结构示意图。
具体实施方式
以下将对本发明的可减小衬底电流的LDMOS器件及其制造方法作进一步的详细描述。
参见图2，显示了本发明的可减小衬底电流的LDMOS器件第一实施例的组成结构示意图，如图所示，本发明的可减小衬底电流的LDMOS器件包括硅衬底10、高压阱11、源极12、源极漂移区13、栅极14、栅极侧墙15、漏极16和漏极漂移区17。
所述高压阱11形成在所述硅衬底10中，所述源极漂移区13和漏极漂移区17形成在所述高压阱11中且排布在栅极14两侧，所述源极12和漏极16分别形成在所述源极漂移区13和漏极漂移区17中；所述源极12和漏极16分别通过设置在源极漂移区13和漏极漂移区17中的近栅沟槽隔离结构20’和21’与栅极14隔离，所述近栅沟槽隔离结构20’和21’分别具有靠近栅极14的第一隔离单元200和210以及远离栅极14的第二隔离单元202和212，所述第一隔离单元200和210的厚度小于第二隔离单元202和212的厚度。所述第一隔离单元200和210的厚度范围为0.2至0.3微米，所述第二隔离单元202和212的厚度范围为0.4至0.5微米。
所述源极12和漏极16分别通过设置在远离栅极14一侧的远栅沟槽隔离结构22’和23’与高压阱11隔离。在本实施例中，所述远栅沟槽隔离结构的厚度22’和23’等于第一隔离单元200和210的厚度。
参见图3，其显示了现有技术和本发明第一实施例的LDMOS器件在Vd等于35V和Vg等于37V时的Isub-Vg关系曲线对比图，如图所示，曲线L1和L2分别为现有技术和本发明第一实施例中的LDMOS器件在Vd等于35V和Vg等于37V时的Isub-Vg关系曲线，从曲线L1和L2可以对比看出，本发明第一实施例的LDMOS器件与现有技术相比有效降低了衬底电流Isub。
参见图4，其显示了本发明的可减小衬底电流的LDMOS器件第二实施例的组成结构示意图，本发明的可减小衬底电流的LDMOS器件第二实施例与图2所示的第一实施例的区别在于，第二实施例中的远栅沟槽隔离结构22和23的厚度等于第二隔离单元202和212的厚度。
参见图5，其显示了本发明的可减小衬底电流的LDMOS器件第三实施例的组成结构示意图，本发明的可减小衬底电流的LDMOS器件第三实施例与图2所示的第一实施例的区别在于，在第三实施例中，所述近栅沟槽隔离结构20”和21”分别具有靠近栅极14的第一隔离单元200’和210’、远离栅极14的第二隔离单元202’和212’以及中间隔离单元201’和211’，所述中间隔离单元201’设置在第一隔离单元200’和第二隔离单元202’之间，所述中间隔离单元211’设置在第一隔离单元210’和第二隔离单元212’之间。
在本发明的可减小衬底电流的LDMOS器件的其他实施例中，图5所示的中间隔离单元201’和211’为多个，其沿远离栅极的方向厚度依次增大。
参见图6，其显示了本发明的可减小衬底电流的LDMOS器件的制造方法第一实施例的流程图，如图所示，本发明的可减小衬底电流的LDMOS器件的制造方法首先进行步骤S60，提供一硅衬底。
接着继续步骤S61，进行离子注入工艺和退火工艺在所述硅衬底上形成高压阱。
参见图7，其显示了完成步骤S61后LDMOS器件的组成结构示意图，如图所示，高压阱11形成在硅衬底10中。
接着继续步骤S62，进行光刻工艺形成近栅沟槽隔离结构和远栅沟槽隔离结构图形。
参见图8，结合参见图7，图8显示了完成步骤S62后LDMOS器件的组成结构示意图，如图所示，光阻3涂覆在高压阱11上，光阻3具有近栅沟槽隔离结构图形30和31以及远栅沟槽隔离结构图形32和33。
接着继续步骤S63，进行干法刻蚀工艺形成预设深度的沟槽，所述预设深度等于第一隔离单元的厚度，即为0.2至0.3微米。
参见图9，结合参见图2、图7和图8，图9显示了完成步骤S63后LDMOS器件的组成结构示意图，如图所示，第一隔离单元沟槽400和410以及远栅隔离沟槽42和43形成在高压阱11上。
接着继续步骤S64，进行光刻工艺形成第二隔离单元图形。在本发明的可减小衬底电流的LDMOS器件的制造方法第二实施例中，本步骤的光刻工艺同时形成第二隔离单元和远栅沟槽隔离结构图形。
参见图10，结合参见图2、图7至图9，图10显示了完成步骤S64后LDMOS器件的组成结构示意图，如图所示，光阻3涂覆在高压阱11上，光阻3具有第二隔离单元图形300和310。
接着继续步骤S65，进行干法刻蚀工艺形成近栅隔离沟槽。在本发明的可减小衬底电流的LDMOS器件的制造方法第二实施例中，本步骤的干法刻蚀工艺同时形成近栅隔离沟槽和远栅隔离沟槽。
参见图11，结合参见图2、图7至图10，图11显示了完成步骤S65后LDMOS器件的组成结构示意图，如图所示，第一隔离单元沟槽400和410以及第二隔离单元沟槽402和412形成在高压阱11上。
接着继续步骤S66，进行化学气相沉积工艺沉积氧化硅。在本实施例中，通过高密度等离子体化学气相沉积工艺在近栅隔离沟槽和远栅隔离沟槽中沉积氧化硅。
参见图12，结合参见图2、图7至图11，图12显示了完成步骤S66后LDMOS器件的组成结构示意图，如图所示，氧化硅5覆盖在高压阱11上且填充了第一隔离单元沟槽400和410、第二隔离单元沟槽402和412以及远栅隔离沟槽42和43。
接着继续步骤S67，进行化学机械抛光形成近栅沟槽隔离结构和远栅沟槽隔离结构。
参见图13，结合参见图2、图7至图12，图13显示了完成步骤S67后LDMOS器件的组成结构示意图，如图所示，第一隔离单元200和210形成在第一隔离单元沟槽400和410中，第二隔离单元202和212形成在第二隔离单元沟槽402和412中，远栅沟槽隔离结构22’和23’形成在远栅隔离沟槽42和43中。
接着继续步骤S68，进行离子注入工艺和退火工艺在所述高压阱形成源极漂移区和漏极漂移区。
参见图14，结合参见图7至图13，图14显示了完成步骤S68后LDMOS器件的组成结构示意图，如图所示，源极漂移区13和漏极漂移区17形成在高压阱12中且覆盖近栅沟槽隔离结构20’和21’以及远栅沟槽隔离结构22’和23’。
接着继续步骤S69，在高压阱上制作栅极及其侧墙，其具体步骤是：首先沉积栅氧层和多晶硅层，接着进行刻蚀工艺形成栅极，之后沉积氧化层，最后刻蚀形成栅极侧墙。在本步骤中，沉积多晶硅层的同时还通入掺杂气体对多晶硅层进行重掺杂。
参见图15，结合参见图7至图14，图15显示了完成步骤S69后LDMOS器件的组成结构示意图，如图所示，栅极14沉积在高压阱11上，栅极侧墙15覆盖在栅极14两侧。
接着继续步骤S70，进行离子注入工艺和退火工艺分别在源极漂移区和漏极漂移区形成源极和漏极。完成步骤S70后LDMOS器件的组成结构示意图如图2所示。
需说明的是，在本发明的可减小衬底电流的LDMOS器件的制造方法第二实施例除步骤S64和S65与第一实施例有上述差别外，其他步骤均相同。
本发明的可减小衬底电流的LDMOS器件的制造方法第三实施例及其他实施例与第一实施例的区别在于，其在步骤S63和S64之间还具有进行光刻工艺和干法刻蚀工艺在第一隔离单元远离栅极的一侧形成中间隔离单元沟槽的步骤。
综上所述，本发明的可减小衬底电流的LDMOS器件及其制造方法将近栅沟槽隔离结构靠近栅极部分即第一隔离单元的厚度降至比远离栅极的第二隔离单元薄，从而有效减少了第一隔离单元上分布的等势线数量，并有效降低了其上的电场强度和由所述电场激发的热载流子的数量，如此有效降低了LDMOS器件的衬底电流。
Claims (10)
1.一种可减小衬底电流的LDMOS器件，包括硅衬底、高压阱、源极、源极漂移区、漏极、漏极漂移区、栅极及其侧墙，该高压阱形成在该硅衬底中，该源极漂移区和漏极漂移区形成在该高压阱中且排布在栅极两侧，该源极和漏极分别形成在该源极漂移区和漏极漂移区中，该源极和漏极分别通过设置在源极漂移区和漏极漂移区的近栅沟槽隔离结构与栅极隔离，其特征在于，该近栅沟槽隔离结构包括靠近栅极的第一隔离单元和远离栅极的第二隔离单元，该第一隔离单元的厚度小于该第二隔离单元的厚度。
2.如权利要求1所述的可减小衬底电流的LDMOS器件，其特征在于，该近栅沟槽隔离结构还包括位于第一隔离单元和第二隔离单元间的中间隔离单元，该中间隔离单元的厚度位于第一隔离单元和第二隔离单元的厚度之间。
3.如权利要求2所述的可减小衬底电流的LDMOS器件，其特征在于，该中间隔离单元为多个，其沿远离栅极的方向厚度依次增大。
4.如权利要求1所述的可减小衬底电流的LDMOS器件，其特征在于，该源极和漏极分别通过设置在远离栅极一侧的远栅沟槽隔离结构与高压阱隔离，该远栅沟槽隔离结构的厚度等于第一隔离单元或第二隔离单元的厚度。
5.如权利要求1所述的可减小衬底电流的LDMOS器件，其特征在于，该第一隔离单元的厚度范围为0.2至0.3微米，该第二隔离单元的厚度范围为0.4至0.5微米。
6.一种权利要求1所述的可减小衬底电流的LDMOS器件的制造方法，包括以下步骤：a、提供一硅衬底；b、进行离子注入工艺和退火工艺在该硅衬底上形成高压阱；c、在高压阱栅极区域两侧分别制作近栅沟槽隔离结构，并在源极和漏极区域两侧分别制作远栅沟槽隔离结构；d、进行离子注入工艺和退火工艺在该高压阱形成源极漂移区和漏极漂移区；e、在高压阱上制作栅极及其侧墙；f、进行离子注入工艺和退火工艺分别在源极漂移区和漏极漂移区形成源极和漏极；其特征在于，步骤c包括以下步骤：c1、进行光刻工艺形成近栅沟槽隔离结构和远栅沟槽隔离结构图形；c2、进行干法刻蚀工艺形成预设深度的沟槽，该预设深度等于第一隔离单元的厚度；c3、进行光刻工艺形成第二隔离单元图形；c4、进行干法刻蚀工艺形成近栅隔离沟槽；c5、进行化学气相沉积工艺沉积氧化硅；c6、进行化学机械抛光形成近栅沟槽隔离结构和远栅沟槽隔离结构。
7.如权利要求6所述的可减小衬底电流的LDMOS器件的制造方法，其特征在于，该方法在步骤c2和c3之间还具有进行光刻工艺和干法刻蚀工艺在第一隔离单元远离栅极的一侧形成中间隔离单元沟槽的步骤。
8.如权利要求6所述的可减小衬底电流的LDMOS器件的制造方法，其特征在于，在步骤c3中，所进行的光刻工艺还形成远栅沟槽隔离结构图形。
9.如权利要求8所述的可减小衬底电流的LDMOS器件的制造方法，其特征在于，在步骤c4中，所进行的干法刻蚀工艺还形成远栅隔离沟槽。
10.如权利要求6所述的可减小衬底电流的LDMOS器件的制造方法，其特征在于，在步骤c5中，通过高密度等离子体化学气相沉积工艺沉积氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010187355A CN101872763A (zh) | 2010-05-28 | 2010-05-28 | 一种可减小衬底电流的ldmos器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010187355A CN101872763A (zh) | 2010-05-28 | 2010-05-28 | 一种可减小衬底电流的ldmos器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101872763A true CN101872763A (zh) | 2010-10-27 |
Family
ID=42997531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010187355A Pending CN101872763A (zh) | 2010-05-28 | 2010-05-28 | 一种可减小衬底电流的ldmos器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101872763A (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103091533A (zh) * | 2011-11-03 | 2013-05-08 | 上海华虹Nec电子有限公司 | 用ldmos器件实现的电流采样电路 |
| CN103325834A (zh) * | 2013-05-02 | 2013-09-25 | 上海华力微电子有限公司 | 晶体管及其沟道长度的形成方法 |
| CN104576499A (zh) * | 2013-10-12 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | Ldmos的制造方法 |
| CN111509029A (zh) * | 2019-01-31 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111769160A (zh) * | 2020-07-07 | 2020-10-13 | 上海晶丰明源半导体股份有限公司 | 半导体器件及其制造方法 |
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
| CN112133740A (zh) * | 2020-08-06 | 2020-12-25 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122876B2 (en) * | 2004-08-11 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation-region configuration for integrated-circuit transistor |
| US20070054464A1 (en) * | 2005-09-08 | 2007-03-08 | Chartered Semiconductor Manufacturing Ltd. | Different STI depth for Ron improvement for LDMOS integration with submicron devices |
| US20080246080A1 (en) * | 2006-07-28 | 2008-10-09 | Broadcom Corporation | Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS) |
| CN101625998A (zh) * | 2008-07-09 | 2010-01-13 | 东部高科股份有限公司 | 横向双扩散金属氧化物半导体器件及其制造方法 |
-
2010
- 2010-05-28 CN CN201010187355A patent/CN101872763A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122876B2 (en) * | 2004-08-11 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation-region configuration for integrated-circuit transistor |
| US20070054464A1 (en) * | 2005-09-08 | 2007-03-08 | Chartered Semiconductor Manufacturing Ltd. | Different STI depth for Ron improvement for LDMOS integration with submicron devices |
| US20080246080A1 (en) * | 2006-07-28 | 2008-10-09 | Broadcom Corporation | Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS) |
| CN101625998A (zh) * | 2008-07-09 | 2010-01-13 | 东部高科股份有限公司 | 横向双扩散金属氧化物半导体器件及其制造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103091533A (zh) * | 2011-11-03 | 2013-05-08 | 上海华虹Nec电子有限公司 | 用ldmos器件实现的电流采样电路 |
| CN103091533B (zh) * | 2011-11-03 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 用ldmos器件实现的电流采样电路 |
| CN103325834A (zh) * | 2013-05-02 | 2013-09-25 | 上海华力微电子有限公司 | 晶体管及其沟道长度的形成方法 |
| CN103325834B (zh) * | 2013-05-02 | 2016-01-27 | 上海华力微电子有限公司 | 晶体管及其沟道长度的形成方法 |
| CN104576499A (zh) * | 2013-10-12 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | Ldmos的制造方法 |
| CN111509029A (zh) * | 2019-01-31 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111509029B (zh) * | 2019-01-31 | 2023-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111769160A (zh) * | 2020-07-07 | 2020-10-13 | 上海晶丰明源半导体股份有限公司 | 半导体器件及其制造方法 |
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
| CN112133740A (zh) * | 2020-08-06 | 2020-12-25 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
| CN112133740B (zh) * | 2020-08-06 | 2024-05-24 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101872763A (zh) | 一种可减小衬底电流的ldmos器件及其制造方法 | |
| US20180175187A1 (en) | Semiconductor Device Comprising a Plurality of Transistor Cells and Manufacturing Method | |
| US8362551B2 (en) | Semiconductor device | |
| JP4939760B2 (ja) | 半導体装置 | |
| US8247865B2 (en) | Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure | |
| US8741736B2 (en) | Semiconductor device with improved on-resistance | |
| CN103996680B (zh) | 高电压晶体管结构及其方法 | |
| CN111524976B (zh) | 一种低栅电荷的功率mos器件及其制造方法 | |
| CN103151268A (zh) | 一种垂直双扩散场效应管及其制造工艺 | |
| CN107464837B (zh) | 一种超结功率器件 | |
| CN101777582A (zh) | 一种可提高栅氧可靠性的ldmos器件及其制造方法 | |
| CN110828567A (zh) | 半导体装置 | |
| CN1605115A (zh) | 用于使n－沟道与p－沟道晶体管个别最佳化的差别隔离层的形成方法 | |
| CN108807506A (zh) | 带沟槽栅结构的深槽超结mosfet器件及其加工工艺 | |
| US11227948B2 (en) | Lateral double-diffused metal oxide semiconductor component and manufacturing method therefor | |
| US9735244B2 (en) | Quasi-vertical structure having a sidewall implantation for high voltage MOS device and method of forming the same | |
| CN101789377B (zh) | 增大引入沟道中的应力的方法和半导体器件 | |
| CN102044438B (zh) | Mos晶体管及其制造方法 | |
| CN102543716B (zh) | 金属硅化物阻挡层的形成方法 | |
| CN101477968A (zh) | 制造mos晶体管的方法 | |
| CN1297258A (zh) | 用作电源开关的碳化硅n沟场效应晶体管及其制造方法 | |
| CN105957880B (zh) | 高压n型ldmos器件及工艺方法 | |
| CN116313807B (zh) | 一种双层侧墙结构的超结功率mosfet器件的制备方法及超结功率mosfet器件 | |
| CN220106545U (zh) | 加强型屏蔽闸沟槽式功率金氧半场效晶体管 | |
| CN102403232B (zh) | 一种用于场区总剂量抗辐射加固的工艺 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140514 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140514 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20101027 |