CN112133740A - 一种多层外延mos管器件及其制备方法 - Google Patents
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Abstract
本发明涉及场效应管领域，提供一种多层外延MOS管器件及其制备方法，用于提高场效应管的耐压性能。本发明提供的一种多层外延MOS管器件，包括：在SOI衬底上，形成覆盖所述SOI衬底的第一外延层，在所述第一外延层上开垂直槽，外延填充，将槽填满；在第一外延层上形成第二外延层。可以提高场效应管的耐压性能。
Description
技术领域
本发明涉及场效应管领域，具体涉及一种多层外延MOS管器件及其制备方法。
背景技术
绝缘衬底上硅(SOI：Silicon On Insulator)技术作为一种全介质隔离技术，有着许多体硅技术不可比拟的优越性。SOI的金属氧化物管(MOS管)具有功耗低、抗干扰能力强、集成密度高，速度高(寄生电容小)、工艺简单、抗辐射能力强，并彻底消除了体硅MOS器件的寄生闩锁效应等优点。金属氧化物半导体功率集成器件具有开关特性好、功耗小等优点，并且在10~600V的应用范围内金属氧化物半导体功率器件具有较大优势。
CN102593181B公开了一种基于SOI衬底的高压金属氧化物半导体管及其制造方法，基于SOI衬底片结合深沟槽的全介质隔离技术，能够彻底消除以往体硅电路中存在的寄生闩锁效应。但其对MOS管耐压性能的提升还有待提高。
发明内容
本发明解决的技术问题为提高场效应管的耐压性能，提供一种多层外延MOS管器件。
为了解决上述技术问题，本发明提供的技术方案为：
一种多层外延MOS管器件，包括：
S10.在SOI衬底上，形成覆盖所述SOI衬底的第一外延层，在所述第一外延层上开垂直槽，外延填充，将槽填满；在第一外延层上形成第二外延层；
S20.在所述第二外延层上形成深沟槽在所述第二外延层上形成源区第二类型阱，进行离子注入工艺，形成漏区第二类缓冲区和源区第二类型缓冲区，所述源区第二类型缓冲区位于所述源区第二类型阱中；
S30.进行离子注入工艺，形成漏区第一类型阱和源区第一类型阱，所述漏区第一类型阱位于所述漏区第二类缓冲区中，所述源区第一类型阱位于所述源区第二类型缓冲区中；
S40.在所述漏区结构的位于临近源区结构的一侧上形成场氧；
S50.在所述漏区结构和源区结构之间的第二外延层上形成双栅氧结构，包括厚栅氧和薄栅氧，所述厚栅氧设置于所述场氧和所述薄栅氧之间；
S60.在所述厚栅氧和所述场氧上形成栅极机构；
S70.进行离子注入工艺，在所述漏区第一类型阱中形成漏区第一类型缓冲区；
S80.进行离子注入工艺，在所述漏区第一类型缓冲区中形成漏区第一类浓注入区，在所述源区第二类型缓冲区中形成相邻设置的源区第一类型浓注入区和源区第二类型浓注入区；
S90.在所述SOI衬底上沉积形成层间介质层。
设置多外延层，并在一个外延层上垂直槽，以提高场效应管的性能。
通过多个外延层和外延层上的垂直槽可以有效的提高场效应管的性能，尤其是场效应管的耐压性能。
优选地，所述SOI衬底包括：
衬底片，所述衬底片为普通P型衬底片；
隐埋氧化层，所述隐埋氧化层同所述衬底层连接，所述隐埋氧化层通过热氧化形成，采用二氧化硅材质；
顶部硅层，所述顶部硅层同所述隐埋氧化层连接，所述顶部硅层同所述第一外延层连接。
优选地，所述第一衬底层为n型外延层，，在所述第一外延层上开垂直槽，外延填充p，将槽填满。
优选地，所述垂直槽为圆形槽，所述垂直槽不少于一个。
优选地，所述厚栅氧和所述薄栅氧之间设置有沟槽隔离机构。
优选地，所述厚栅氧上设置有多晶栅，所述多晶栅、薄栅氧、沟槽隔离机构表面沉积第一基质层，所述第一介质层为氮化硅，涂布光刻胶并光刻出薄栅氧MOS管对应的源区图形，通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层。
优选地，所述湿法刻蚀工艺选用磷酸溶液作为刻蚀液。
优选地，通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层后，去除光刻胶并重新涂布光刻胶，并光刻出厚栅氧MOS管对应的源区图形，通过干法刻蚀形成内偏移侧墙。
优选地，所述形成内偏移侧墙后，沉积第二介质层并通过干法刻蚀工艺形成薄栅氧侧墙和厚栅氧侧墙的外侧墙，所述第二介质层包括上下层叠的氧化硅层和氮化硅层。设置内偏移侧墙、外侧墙、配合沟槽隔离机构，可以显著提高MOS管的耐压性能。
一种多层外延的MOS管器件，根据上述制备方法制成的多层外延MOS管器件。
与现有技术相比，本发明具有的有益效果为：可以提高场效应管的耐压性能。
多外延层、外延层上的垂直槽、沟槽隔离机构、内偏移侧墙、外侧墙的组合设置可以显著提高MOS管的耐压性能。
附图说明
图1为一种多层外延的MOS管的示意图。
图2~4为一种多层外延的MOS管制备过程示意图。
图5为一种多层外延的MOS管的制备方法示意图。
1、衬底片；2、隐埋氧化层；3、顶部硅层；41、第一外延层；42、第二外延层；5、二氧化硅；6、多晶硅；7、薄栅氧；8、第一类型浓注入区；9、第二类型浓注入区；10、源区第一类型阱；11、第二类型缓冲区；12、源区第二类型阱；13、漏区第二类缓冲区；14、漏区第一类型阱；15、漏区第一类型缓冲区；16、漏区第一类浓注入区；17、厚栅氧；18、场氧；19、源引出线；20、栅引出线；21、漏引出线；22、铝场板；23、多晶栅；231、外侧墙；232、内偏移侧墙；24、多晶场板；25、层间介质层；26、沟槽隔离机构。
具体实施方式
以下实施例是对本发明的进一步说明，不是对本发明的限制。
实施例1
一种多层外延MOS管器件的制备方法，包括：
S10.在SOI衬底上，所述SOI衬底包括衬底片1，所述衬底片1为普通P型衬底片1；隐埋氧化层2，所述隐埋氧化层2同所述衬底层连接，所述隐埋氧化层2通过热氧化形成，采用二氧化硅材质；顶部硅层3，所述顶部硅层3同所述隐埋氧化层2连接，在所述顶部硅层3上形成第一外延层41，所述第一外延层41为n型外延层，在所述第一外延层41上开垂直槽，外延填充p，将槽填满，所述垂直槽为圆形槽，所述垂直槽不少于一个；在第一外延层41上形成第二外延层42。
S20.在所述第二外延层42上形成深沟槽，在所述第二外延层42上形成源区第二类型阱12，进行离子注入工艺，形成漏区第二类缓冲区13和源区第二类型缓冲区11，所述源区第二类型缓冲区11位于所述源区第二类型阱12中；
S30.进行离子注入工艺，形成漏区第一类型阱14和源区第一类型阱10，所述漏区第一类型阱14位于所述漏区第二类缓冲区13中，所述源区第一类型阱10位于所述源区第二类型缓冲区11中；
S40.在所述漏区结构的位于临近源区结构的一侧上形成场氧18；
S50.在所述漏区结构和源区结构之间的第二外延层42上形成双栅氧结构，包括厚栅氧17和薄栅氧7，所述厚栅氧17设置于所述场氧18和所述薄栅氧7之间；所述厚栅氧17和所述薄栅氧7之间设置有沟槽隔离机构26。
S60.在所述厚栅氧17和所述场氧18上形成栅极机构；所述厚栅氧17上设置有多晶栅23，场氧18上设置有多晶场板24。在所述多晶栅23、多晶场板24、沟槽隔离机构26表面沉积第一介质层27，如图2所示。所述第一介质层为氮化硅，涂布光刻胶28并光刻出多晶栅23和多晶场板24对应的源区图形，通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层17，如图3所示。所述湿法刻蚀工艺选用磷酸溶液作为刻蚀液。通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层后，去除光刻胶并重新涂布光刻胶28，并光刻出多晶栅和多晶硅对应的源区图形，通过干法刻蚀形成内偏移侧墙232，如图4所示。所述形成内偏移侧墙232后，沉积第二介质层并通过干法刻蚀工艺形成场氧18和厚栅氧17的外侧墙231，所述第二介质层包括上下层叠的氧化硅层和氮化硅层。
S70.进行离子注入工艺，在所述漏区第一类型阱14中形成漏区第一类型缓冲区15；
S80.进行离子注入工艺，在所述漏区第一类型缓冲区15中形成漏区第一类浓注入区16，在所述源区第二类型缓冲区11中形成相邻设置的源区第一类型浓注入区8和源区第二类型浓注入区9；所述薄栅氧7设置于源区第一类型浓注入区8和源区第二类型浓注入区9上；
S90.在所述SOI衬底上沉积形成层间介质层25。
设置多外延层，并在一个外延层上垂直槽，以提高场效应管的性能。通过多个外延层和外延层上的垂直槽可以有效的提高场效应管的性能，尤其是场效应管的耐压性能。设置内偏移侧墙、外侧墙、配合沟槽隔离机构，可以显著提高MOS管的耐压性能。
实施例2
一种多层外延的MOS管器件，包括：
SOI衬底，所述SOI衬底片包括：衬底片1，所述衬底片1为普通P型衬底片1；隐埋氧化层2，所述隐埋氧化层2同所述衬底层连接，所述隐埋氧化层2通过热氧化形成，采用二氧化硅材质；顶部硅层3，所述顶部硅层3同所述隐埋氧化层2连接，所述顶部硅层3同所述第一外延层41连接。
第一外延层41，所述第一衬底层为n型外延层，所述第一外延层41上设置有多个p垂直槽，所述垂直槽为圆形槽；
第二外延层42，所述第二外延层42同所述第一外延层41连接，所述第二外延层42上设置有深沟槽，所述深沟槽的两侧设置有二氧化硅夹层，所述二氧化硅夹层包括二氧化硅层5、多晶硅层6，所述二氧化硅层5同所述多晶硅6层连接，所述多晶硅层6同另一个所述二氧化硅层5连接。所述二氧化硅夹层位于深沟槽的两侧。
所述第二外延层42内置有源区第二类型阱12，所述源区第二类型阱12内设置有第二类型缓冲区11，所述第二类型缓冲区11内设置有源区第一类型阱10，所述源区第一类型阱10同第一类型浓注入区8相邻设置，所述第一类型浓注入区8同第二类型浓注入区9相邻设置。
所述第二外延层42内还设置有漏区第二类缓冲区13，所述漏区第二类缓冲区13内设置有漏区第一类型阱14，所述漏区第一类型阱14内设置有漏区第一类缓冲区15，所述漏区第一类型阱14中设置有漏区第一类浓注入区16。
所述第一类型浓注入区8和第二类型浓注入区9上设置有薄栅氧7，所述第二外延层42顶部设置有厚栅氧17和场氧18，所述厚栅氧17和薄栅氧7之间设置有沟槽隔离机构26，所述厚栅氧17设置在所述薄栅氧7和场氧18之间。
所述厚栅氧17上设置有多晶栅23，所述场氧18上设置有多晶场板24。所述多晶栅23和所述多晶场板24的一侧设置有内偏移侧墙232，所述内偏移侧墙232同所述外侧墙231连接。
所述第一类型浓注入区8和所述第二类型浓注入区9同源引出线19连接，所述多晶栅23同所述栅引出线20连接，所述漏区第一类型浓注入区16同漏引出线21连接。
所述第二外延层42同所述层间介质层25连接，所述层间介质层25上设置有铝场板22，所述铝场板22设置在所述厚栅氧17的上方。
实施例2中的MOS管的耐压为590V左右，不含第一外延层的MOS管耐压为520V左右，不含沟槽隔离机构、内偏移侧墙，外侧墙的MOS管耐压为530V左右。
上列详细说明是针对本发明可行实施例的具体说明，以上实施例并非用以限制本发明的专利范围，凡未脱离本发明所为的等效实施或变更，均应包含于本案的专利范围中。
Claims (10)
1.一种多层外延MOS管器件的制备方法，其特征在于，包括：
S10.在SOI衬底上，形成覆盖所述SOI衬底的第一外延层，在所述第一外延层上开垂直槽，外延填充，将槽填满；在第一外延层上形成第二外延层；
S20.在所述第二外延层上形成深沟槽在所述第二外延层上形成源区第二类型阱，进行离子注入工艺，形成漏区第二类缓冲区和源区第二类型缓冲区，所述源区第二类型缓冲区位于所述源区第二类型阱中；
S30.进行离子注入工艺，形成漏区第一类型阱和源区第一类型阱，所述漏区第一类型阱位于所述漏区第二类缓冲区中，所述源区第一类型阱位于所述源区第二类型缓冲区中；
S40.在所述漏区结构的位于临近源区结构的一侧上形成场氧；
S50.在所述漏区结构和源区结构之间的第二外延层上形成双栅氧结构，包括厚栅氧和薄栅氧，所述厚栅氧设置于所述场氧和所述薄栅氧之间；
S60.在所述厚栅氧和所述场氧上形成栅极机构；
S70.进行离子注入工艺，在所述漏区第一类型阱中形成漏区第一类型缓冲区；
S80.进行离子注入工艺，在所述漏区第一类型缓冲区中形成漏区第一类浓注入区，在所述源区第二类型缓冲区中形成相邻设置的源区第一类型浓注入区和源区第二类型浓注入区；
S90.在所述SOI衬底上沉积形成层间介质层。
2.根据权利要求1所述的一种多层外延MOS管器件的制备方法，其特征在于，所述SOI衬底包括：
衬底片，所述衬底片为普通P型衬底片；
隐埋氧化层，所述隐埋氧化层同所述衬底层连接，所述隐埋氧化层通过热氧化形成，采用二氧化硅材质；
顶部硅层，所述顶部硅层同所述隐埋氧化层连接，所述顶部硅层同所述第一外延层连接。
3.根据权利要求2所述的一种多层外延MOS管器件的制备方法，其特征在于，所述第一衬底层为n型外延层，在所述第一外延层上开垂直槽，外延填充p，将槽填满。
4.根据权利要求1所述的一种多层外延MOS管器件的制备方法，其特征在于，所述垂直槽为圆形槽，所述垂直槽不少于一个。
5.根据权利要求1所述的一种多层外延MOS管器件，其特征在于，所述薄栅氧设置于源区第一类型浓注入区和源区第二类型浓注入区上，所述厚栅氧和所述薄栅氧之间设置有沟槽隔离机构。
6.根据权利要求1所述的一种多层外延MOS管器件，其特征在于，所述厚栅氧上设置有多晶栅，所述多晶栅、薄栅氧、沟槽隔离机构表面沉积第一基质层，所述第一介质层为氮化硅，涂布光刻胶并光刻出薄栅氧MOS管对应的源区图形，通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层。
7.根据权利要求1所述的一种多层外延MOS管器件，其特征在于，所述湿法刻蚀工艺选用磷酸溶液作为刻蚀液。
8.根据权利要求1所述的一种多层外延MOS管器件，其特征在于，通过湿法刻蚀工艺去除未被光刻胶遮蔽的第一介质层后，去除光刻胶并重新涂布光刻胶，并光刻出厚栅氧MOS管对应的源区图形，通过干法刻蚀形成内偏移侧墙。
9.根据权利要求1所述的一种多层外延MOS管器件，其特征在于，所述形成内偏移侧墙后，沉积第二介质层并通过干法刻蚀工艺形成薄栅氧侧墙和厚栅氧侧墙的外侧墙，所述第二介质层包括上下层叠的氧化硅层和氮化硅层。
10.一种多层外延MOS管器件，其特征在于，根据权利要求1~9任一项制备方法制成的多层外延MOS管器件。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347367A (ja) * | 2004-06-01 | 2005-12-15 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2008227318A (ja) * | 2007-03-15 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN101872763A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 一种可减小衬底电流的ldmos器件及其制造方法 |
| CN102386211A (zh) * | 2010-08-31 | 2012-03-21 | 无锡华润上华半导体有限公司 | Ldmos器件及其制造方法 |
| CN102593181A (zh) * | 2012-03-28 | 2012-07-18 | 杭州士兰微电子股份有限公司 | 基于soi衬底的高压金属氧化物半导体管及制造方法 |
| CN103579351A (zh) * | 2013-11-22 | 2014-02-12 | 电子科技大学 | 一种具有超结埋层的横向扩散金属氧化物半导体器件 |
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347367A (ja) * | 2004-06-01 | 2005-12-15 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2008227318A (ja) * | 2007-03-15 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN101872763A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 一种可减小衬底电流的ldmos器件及其制造方法 |
| CN102386211A (zh) * | 2010-08-31 | 2012-03-21 | 无锡华润上华半导体有限公司 | Ldmos器件及其制造方法 |
| CN102593181A (zh) * | 2012-03-28 | 2012-07-18 | 杭州士兰微电子股份有限公司 | 基于soi衬底的高压金属氧化物半导体管及制造方法 |
| CN103579351A (zh) * | 2013-11-22 | 2014-02-12 | 电子科技大学 | 一种具有超结埋层的横向扩散金属氧化物半导体器件 |
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111969038A (zh) * | 2020-08-06 | 2020-11-20 | 互升科技(深圳)有限公司 | 一种场效应管制备方法及场效应管 |
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