CN107946230B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明的半导体器件及其制备方法，包括：提供半导体基板，包括依次层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层；在第二半导体层中形成第一浅沟槽隔离结构；刻蚀第一浅沟槽隔离结构、第二绝缘层及第一半导体层，暴露出第一绝缘层，形成倒梯形的沟槽；在倒梯形沟槽中填充介质层形成第二浅沟槽隔离结构，且沟槽的底部形成空气间隙；在半导体基板中形成通孔结构或外延层，采用通孔结构或外延层将第一半导体层电性接出。本发明中，第一半导体层被完全隔离，充当背栅控制，能够根据需要加载合适的偏置电压，且不会引入额外的漏电。且第一半导体层通过回刻，在第二半导体层下方形成空气隙结构，能够减小寄生电容，提高射频特性。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
SOI是在顶层半导体(称为有源层)和衬底层(可以为半导体或绝缘介质)之间引入介质埋层，将半导体器件或电路制作在有源层中。集成电路中高压器件、低压电路之间通常采用隔离槽进行隔离，有源层与衬底层之间则由介质层进行隔离。因此，与体硅(半导体)技术相比，SOI技术具有寄生效应小，泄漏电流小，集成度高、抗辐射能力强以及无可控硅自锁效应等优点，在高速、高温、低功耗以及抗辐射等领域得到广泛关注和应用。
SOI功率集成电路技术的关键是实现高耐压、低功耗以及高压单元和低压单元之间的有效隔离。SOI MOSFET器件中，通常在衬底层施加偏压，用于增加栅极的控制，提高器件的性能。然而，一般通过反向PN来实现不同偏压之间的隔离，导致布局困难且有漏电。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以解决现有技术中介质埋层的漏电影响器件射频特性的技术问题。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供半导体基板，所述半导体基板包括依次层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层；
在所述第二半导体层中形成第一浅沟槽隔离结构；
刻蚀所述第一浅沟槽隔离结构、第二绝缘层及第一半导体层，暴露出所述第一绝缘层，形成倒梯形的沟槽；
在所述倒梯形沟槽中填充介质层形成第二浅沟槽隔离结构，且所述沟槽的底部形成空气间隙；
在所述半导体基板中形成通孔结构或外延层，采用所述通孔结构或外延层将所述第一半导体层电性接出。
可选的，还包括：
在所述第二半导体层上方形成栅极；
对所述栅极两侧的第二半导体层进行离子注入，分别形成源区和漏区。
可选的，所述第一绝缘层为氧化硅，厚度为5nm～20nm。
可选的，所述第一半导体层为单晶硅，厚度为10nm～30nm。
可选的，所述第二绝缘层为氧化硅，厚度为5nm～20nm。
可选的，所述第二半导体层为单晶硅，厚度为10nm～30nm。
相应的，本发明另一方面还提供一种半导体器件，包括：
半导体基板，所述半导体基板包括衬底、第一绝缘层；
图形分布的第一半导体层，所述第一半导体层的周围具有空气间隙；
位于第一半导体层上方的第二半导体层，所述第二半导体层周围具有第一浅沟槽隔离结构；
所述第一半导体层与第二半导体层之间具有第二绝缘层；
所述第一半导体层之间具有第二浅沟槽隔离结构，且第二浅沟槽隔离结构延伸至所述空气间隙中。
可选的，还包括：位于所述第二半导体层上方的栅极；位于所述栅极两侧的源区和漏区。
可选的，还包括：位于所述半导体基板中的通孔结构或外延层，采用所述通孔结构或外延层将所述第一半导体层电性接出。
与现有技术相比，本发明的半导体器件及其制备方法具有以下有益效果：
本发明中，半导体基板采用层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层结构，分别形成第一浅沟槽隔离结构、第二浅沟槽隔离结构，并且第二浅沟槽隔离结构周围形成空气间隙。本发明中，第一半导体层被完全隔离，充当背栅控制，能够根据需要加载合适的偏置电压，且不会引入额外的漏电。进一步地，第一半导体层通过回刻，在第二半导体层器件下方形成部分空气隙结构，能够减小寄生电容，提高射频特性。
附图说明
图1为本发明一实施例中的半导体器件制备工艺的流程图；
图2为本发明一实施例中半导体基板的示意图；
图3为本发明一实施例中形成第一浅沟槽隔离结构的示意图；
图4为本发明一实施例中形成倒梯形沟槽的示意图；
图5为本发明一实施例中形成第二浅沟槽隔离结构的示意图；
图6为本发明一实施例中形成栅极、源区及漏区的结构示意图；
图7为本发明一实施例中图6沿AA’线的剖面示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件的示意图进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的半导体器件及其制备方法中，包括：提供半导体基板，所述半导体基板包括依次层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层；在所述第二半导体层中形成第一浅沟槽隔离结构；蚀所述第一浅沟槽隔离结构、第二绝缘层及第一半导体层，暴露出所述第一绝缘层，形成倒梯形的沟槽；在所述倒梯形沟槽中填充介质层形成第二浅沟槽隔离结构，且所述沟槽的底部形成空气间隙；在所述半导体基板中形成通孔结构或外延层，采用所述通孔结构或外延层将所述第一半导体层电性接出。本发明中，第一半导体层被完全隔离，充当背栅控制，能够根据需要加载合适的偏置电压，且不会引入额外的漏电。且第一半导体层通过回刻，在第二半导体层下方形成空气隙结构，能够减小寄生电容，提高射频特性
以下结合附图对本发明的半导体器件及其制备方法进行具体说明，图1为制备工艺的方法流程图，图2～7为各步骤对应的示意图，本发明的制备工艺包括如下步骤：
执行步骤S1，参考图2所示，提供半导体基板100，所述半导体基板100包括依次层叠的衬底101、第一绝缘层102、第一半导体层103、第二绝缘层104及第二半导体层105。其中，衬底可以为硅衬底，所述第一绝缘层102为氧化硅，厚度为5nm～20nm，所述第一半导体层103为单晶硅，厚度为10nm～30nm，所述第二绝缘层104为氧化硅，厚度为5nm～20nm，所述第二半导体层105为单晶硅，厚度为10nm～30nm。也就是说，本发明中的半导体基板为SOIOI结构。
执行步骤S2，参考图3所示，在所述第二半导体层105中形成第一浅沟槽隔离结构106。
执行步骤S3，参考图4所示，刻蚀所述第一浅沟槽隔离结构106、第二绝缘层104及第一半导体层103，暴露出所述第一绝缘层102，形成倒梯形的沟槽107。具体的，第一浅沟槽隔离结构106、第二绝缘层104可以通过干法刻蚀工艺实现；第一半导体层103通过湿法工艺实现，利用湿法刻蚀工艺的横向刻蚀，通过刻蚀溶液的化学组分及刻蚀时间来控制横向深度。
执行步骤S4，参考图5所示，在所述倒梯形沟槽107中填充介质层形成第二浅沟槽隔离结构109，且所述沟槽的底部形成空气间隙108。填充的介质层为氧化硅，介质层仅填充倒梯形沟槽中一个方向的区域，未填充介质层的区域形成空气间隙108。
接着，参考图6所示，在所述第二半导体层105上方形成栅极110，所述栅极110包括栅极氧化层和多晶硅层，对所述栅极110两侧的第二半导体层105进行离子注入，分别形成源区111和漏区112。需要说明的是，本发明中只在沟道宽度方向的源漏区域下方形成空气隙结构，器件体区对应下部的第二半导体层需要保留，由通孔外接实现背栅控制。通孔的位置布局在栅极的尽头。
执行步骤S5，参考图7所示，将剩余的第一半导体层103电性接出。在所述半导体基板中形成通孔结构113，采用所述通孔结构113将所述第一半导体层电性接出，即刻蚀第二浅沟槽隔离结构及第二绝缘层，形成接触孔或通孔，并在沟槽中填充金属层形成通孔结构113，采用通孔结构113将所述第一半导体层103电性接出。然而，在本发明的另一实施例中，还可以在所述半导体基板中形成外延层，例如多晶硅外延层，采用外延层将所述第一半导体层103电性接出。本发明中，第一半导体层被完全隔离，充当背栅控制，能够根据需要加载合适的偏置电压，且不会引入额外的漏电。进一步地，第一半导体层通过回刻，在第二半导体层器件下方形成部分空气隙结构，能够减小寄生电容，提高射频特性。
相应的，参考图6、图7所示，本发明另一方面还提供一种半导体器件，包括：
半导体基板，所述半导体基板包括衬底101、第一绝缘层102；
图形分布的第一半导体层103，所述第一半导体层103的周围具有空气间隙108；
位于第一半导体层103上方的第二半导体层105，所述第二半导体层105周围具有第一浅沟槽隔离结构106；
所述第一半导体层103与第二半导体层105之间具有第二绝缘层104；
所述第一半导体层103之间具有第二浅沟槽隔离结构109，且第二浅沟槽隔离结构109延伸至所述空气间隙108中。
进一步的，本发明的半导体器件还包括：位于所述第二半导体层105上方的栅极110；位于所述栅极110两侧的源区111和漏区112。
进一步的，本发明的半导体器件还包括：位于所述半导体基板中的通孔结构或外延层113，采用所述通孔结构或外延层113将所述第一半导体层103电性接出。
综上所述，本发明提供的半导体器件及其制备方法中，半导体基板采用层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层结构，分别形成第一浅沟槽隔离结构、第二浅沟槽隔离结构，并且第二浅沟槽隔离结构周围形成空气间隙。本发明中，第一半导体层被完全隔离，充当背栅控制，能够根据需要加载合适的偏置电压，且不会引入额外的漏电。进一步地，第一半导体层通过回刻，在第二半导体层器件下方形成部分空气隙结构，能够减小寄生电容，提高射频特性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种半导体器件的制备方法，其特征在于，包括：
提供半导体基板，所述半导体基板包括依次层叠的衬底、第一绝缘层、第一半导体层、第二绝缘层及第二半导体层；
在所述第二半导体层中形成第一浅沟槽隔离结构；
刻蚀所述第一浅沟槽隔离结构、第二绝缘层及第一半导体层，暴露出所述第一绝缘层，形成倒梯形的沟槽；
在所述倒梯形沟槽中填充介质层形成第二浅沟槽隔离结构，且所述沟槽的底部形成空气间隙；
在所述半导体基板中形成通孔结构或外延层，采用所述通孔结构或外延层将所述第一半导体层电性接出。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，还包括：
在所述第二半导体层上方形成栅极；
对所述栅极两侧的第二半导体层进行离子注入，分别形成源区和漏区。
3.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一绝缘层为氧化硅，厚度为5nm～20nm。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一半导体层为单晶硅，厚度为10nm～30nm。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二绝缘层为氧化硅，厚度为5nm～20nm。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第二半导体层为单晶硅，厚度为10nm～30nm。
7.一种利用如权利要求1～6中任一项所述的半导体器件的制备方法制得的半导体器件，其特征在于，包括：
半导体基板，所述半导体基板包括衬底、第一绝缘层；
图形分布的第一半导体层，所述第一半导体层的周围具有空气间隙；
位于第一半导体层上方的第二半导体层，所述第二半导体层周围具有第一浅沟槽隔离结构；
所述第一半导体层与第二半导体层之间具有第二绝缘层；
所述第一半导体层之间具有第二浅沟槽隔离结构，且第二浅沟槽隔离结构延伸至所述空气间隙中。
8.如权利要求7所述的半导体器件，其特征在于，还包括：位于所述第二半导体层上方的栅极；位于所述栅极两侧的源区和漏区。
9.如权利要求7所述的半导体器件，其特征在于，还包括：位于所述半导体基板中的通孔结构或外延层，采用所述通孔结构或外延层将所述第一半导体层电性接出。
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