KR20010030243A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

SOI 기판을 이용한 DTMOS에 관하여, 게이트 전극의 패드부와 바디 영역 간에 발생하는 기생 용량을 저감할 수 있는 반도체 장치를 얻는다.
게이트 전극(6N)의 전극부(6NA)는 SOI 기판(1)의 소자 형성 영역에 있어서, 게이트 절연막(5N)을 통해 SOI층(4)의 상면 상에 형성되어 있다. 또한, 게이트 전극(6N)의 패드부(6NB)는 SOI 기판(1)의 소자 분리 영역에 있어서, 소자 분리 절연막(9) 상에 형성되어 있다. 또한, 컨택트홀(11N)은 SOI 기판(1)의 소자 분리 영역에 있어서, 층간 절연막(10)의 상면과 SOI층(4)의 상면 간에서 층간 절연막(10) 및 소자 분리 절연막(9)을 선택적으로 관통하여 형성되어 있다. 또한, 게이트 전극(6N) 패드부(6NB)의 측벽부는 컨택트홀(11N)의 내부를 충전하는 W플러그(21)에 접촉하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 SOI (Silicon 0n Insulator) 기판을 이용한 DTMOSFET(Dynamic Threshold voltage MOSFET)의 구조 및 그 제조 방법에 관한 것이다.
SOI 기판을 이용한 MOSFET에 있어서, 동작 속도의 고속화를 촉진하기 위한 수단으로서, DTMOSFET(이하「DTMOS」라 부르기로 함)이 제안되어 있다. 도 42는 SOI 기판을 이용한 종래의 DTMOS의 구조를 개념적으로 나타내는 단면도이다 (A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation, IEDM94-811, Fig.1a 참조). SOI 기판(101)은 실리콘 기판(102), 매립 산화막(103), 및 SOI층(104)이 이러한 순으로 적층된 적층 구조를 갖고 있다. SOI층(104)의 상면 상에는 게이트 산화막(105) 및 게이트 전극(106)이 이 순으로 적층된 적층 구조를 갖는 게이트 구조가 선택적으로 형성되어 있다. 또한, SOI층(104)의 상면 내에는 게이트 구조의 하측에 위치하는 바디 영역(107)을 삽입하고 쌍을 이루는 소스·드레인 영역(108)이 형성되어 있다. 그리고, 게이트 전극(106)과 바디 영역(107)이 상호 전기적으로 접속되어 있다.
도 43은 NMOS 트랜지스터를 예로 들어, DTMOS의 바디 전위 VB와 동작 임계치 전압 VTH와의 관계를 나타내는 그래프이다. 게이트가 H레벨로 되어 트랜지스터가 온(ON) 상태가 되면, 그에 따라 바디(body) 전위 VB도 H레벨로 된다. 그렇게 하면, 도 43에 도시한 바와 같이 트랜지스터의 동작 임계치 전압 VTH가 내려가고, 그 결과, SOI 기판을 이용한 통상의 MOSFET과 비교하여 많은 전류를 흐르게 할 수 있다.
도 44는 도 42에 도시한 DTMOS의 구조를 구체적으로 나타내는 상면도이고, 도 45는 도 44에 도시한 DTMOS의 선분 X1에 따른 위치에 있어서의 단면 구조를 나타내는 단면도이다(A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation, IEDM94-811, Fig.1b 참조). 게이트 전극(106)은 쌍을 이루는 소스·드레인 영역(108)끼리에 삽입되는 부분의 바디 영역(107) 상측에 위치하는 전극부(106A)와, 전극부(106A)에 연결되어 전극부(106A)보다도 폭이 넓은 패드부(106B)를 갖고 있다. 또한, 소스·드레인 영역(108) 및 패드부(106B)를 둘러싸도록 소자 분리 절연막(109)이 형성되어 있다. 소자 분리 절연막(109)은 LOCOS 법에 의해서 형성되고, 소자 분리 절연막(109)의 저면은 매립 산화막(103)의 상면에 도달하고 있다. 즉, 소자 분리 절연막(109)은 소위 완전 분리를 구성하고 있다. 게이트 전극(106)의 패드부(106B)의 중앙 부분에는, 내부가 도체로 충전된 컨택트홀(110)이 형성되어 있다. 컨택트홀(110)은 게이트 산화막(105)을 관통하여 SOI층(104)의 상면에 도달하고 있고, 그 결과 게이트 전극(106)과 바디 영역(107) 내부에 선택적으로 형성된 p+형 영역(111)은 컨택트홀(110)의 내부를 충전하는 Al 등의 도체(112)에 의해서, 상호 전기적으로 접속되어 있다.
그러나, 이러한 종래의 DTMOS에 따르면, 패드부(106B)와 SOI층(104)[바디 영역(107)] 간의 거리가 짧기 때문에, 이 부분에 발생하는 기생 용량이 크고, 이 기생 용량이 게이트 용량에 부가되는 결과, 동작의 지연 시간이 커진다는 문제가 있다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, SOI 기판을 이용한 DTMOS에 관하여, 게이트 전극의 패드부와 바디 영역 간에 발생하는 기생 용량을 저감함으로써, 동작의 지연을 억제할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명의 반도체 장치는 반도체 기판, 절연층, 및 반도체층이 이러한 순으로 적층된 적층 구조를 포함하는 SOI 기판과, SOI 기판의 소자 분리 영역에 있어서, 반도체층의 상면으로부터 절연층의 상면에 도달하지 않도록 소정의 깊이에 형성된 제1 소자 분리 절연막과, SOI 기판의 소자 형성 영역에 있어서, 반도체층의 상면 상에 형성된 게이트 절연막과, 게이트 절연막 상으로부터 제1 소자 분리 절연막 상에 연장하여 형성된 게이트 전극과, 게이트 전극 및 제1 소자 분리 절연막 상에 형성된 층간 절연막과, SOI 기판의 소자 분리 영역에 있어서, 층간 절연막의 상면과 반도체층의 상면 사이에서 층간 절연막 및 제1 소자 분리 절연막을 선택적으로 관통하고, 제1 소자 분리 절연막 상에 존재하는 게이트 전극에 접촉하여, 내부가 도체로 충전된 컨택트홀을 포함하는 것이다.
또한, 본 발명의 반도체 장치에 있어서, 게이트 전극은 자신의 측벽부가 제1 소자 분리 절연막 상에 존재하도록 형성되고, 컨택트홀은 게이트 전극의 측벽부에 접촉하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치에 있어서, 컨택트홀과 접촉하는 부분의 반도체층의 상면 내에 형성된 불순물 영역을 포함하고, 불순물 영역의 불순물 농도는 반도체층의 불순물 농도보다 높은 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 장치에 있어서, 반도체 장치는 복수이고, 인접하는 반도체 장치와의 사이에 형성되어, 반도체층의 상면으로부터 절연층의 상면에 도달하는 제2 소자 분리 절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 (a) 반도체 기판, 절연층, 및 반도체층이 이 순으로 적층된 적층 구조를 포함하는 SOI 기판을 준비하는 단계와, (b) SOI 기판의 소자 분리 영역에 있어서, 반도체층의 상면으로부터 절연층의 상면에 도달하지 않도록 소정의 깊이에 제1 소자 분리 절연막을 형성하는 단계와, (c) SOI 기판의 소자 형성 영역에 있어서, 반도체층의 상면 상에 게이트 절연막을 형성하는 단계와, (d) 게이트 절연막 상에서 제1 소자 분리 절연막 상에 연장하는 게이트 전극을 형성하는 단계와, (e) 게이트 전극 및 제1 소자 분리 절연막 상에 층간 절연막을 형성하는 단계와, (f) SOI 기판의 소자 분리 영역에 있어서, 층간 절연막의 상면과 반도체층의 상면 간에서 층간 절연막 및 제1 소자 분리 절연막을 선택적으로 관통하고, 제1 소자 분리 절연막 상에 존재하는 게이트 전극에 접촉하는 컨택트홀을 형성하는 단계와, (g) 컨택트홀 내에 도체를 충전하는 단계를 포함한다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, (h) 상기 단계 (f)와 상기 단계 (g) 간에 실행되어, 컨택트홀을 통해 반도체층의 상면 내에 불순물을 도입함으로써, 반도체층의 불순물 농도보다 높은 불순물 농도를 포함하는 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명반도체 장치의 제조 방법에 있어서, (i) 상기 단계 (f)보다 전에 실행되어, 제1 소자 분리 절연막의 저면과 반도체층의 상면 간에, 제1 소자 분리 절연막의 재질과는 다른 재질로 이루어진 절연막을 형성하는 단계를 더 포함하고, 상기 단계 (f)는 (f-1) 절연막을 에칭 스토퍼로서, 층간 절연막 및 제1 소자 분리 절연막을 선택적으로 제거하는 단계와, (f-2) 단계 (f-1)에 의해 노출된 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 단계 (b)는 (b-1) 에칭율이 높은 이방성 에칭법에 의해, 소자 분리 영역에 있어서의 반도체층의 상면을 SOI 기판의 깊이 방향으로 파내려 가 오목부를 형성하는 단계와, (b-2) 오목부 내를 충전하는 제1 소자 분리 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 반도체 장치는 복수이고, (j) 인접하는 반도체 장치와의 사이에, 반도체층의 상면으로부터 절연층의 상면에 도달하는 제2 소자 분리 절연막을 형성하는 단계를 더 포함하고, 상기 단계 (b) 및 (j)는 (x-1) 소자 분리 영역에서의 반도체층의 상면을 파내려 가서, 절연층의 상면에 도달하지 않는 깊이에 제1 오목부를 형성하는 단계와, (x-2) 제1 오목부의 저면을 선택적으로 파내려 가서, 절연층의 상면에 도달하는 제2 오목부를 형성하는 단계와, (x-3) 제1 및 제2 오목부 내를 절연막에 의해서 충전하는 단계에 의해 실행되는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 상면도.
도 2는 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 단면도.
도 3은 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 단면도.
도 4는 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 단면도.
도 5는 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 단면도.
도 6은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 도시하는 단면도.
도 7은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 도시하는 단면도.
도 8은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 9는 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 10은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 11은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도이다.
도 12는 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 13은 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 14는 본 발명의 실시예 1에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 15는 본 발명의 실시예 2에 따른 DTMOS의 구조를 나타내는 단면도.
도 16은 본 발명의 실시예 2에 따른 DTMOS의 제조 방법의 일단계를 나타내는 단면도.
도 17은 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 18은 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 19는 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 20은 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 21은 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 22는 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 23은 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내 단면도.
도 24는 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내 단면도.
도 25는 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 26은 본 발명의 실시예 4에 따른 DTMOS의 구조를 나타내는 상면도.
도 27은 본 발명의 실시예 4에 따른 DTMO의 구조를 나타내는 단면도.
도 28은 본 발명의 실시예 4에 따른 DTMOS의 구조를 나타내는 단면도.
도 29는 본 발명의 실시예 4에 따른 DTMOS의 구조를 나타내는 단면도.
도 30은 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 31은 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 32는 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 33은 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 34는 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 35는 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 36은 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 37은 본 발명의 실시예 4에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도.
도 38은 본 발명의 실시예 4의 변형예에 따른 DTMOS의 구조를 나타내는 상면도.
도 39는 본 발명의 실시예 4의 변형예에 따른 DTMOS의 구조를 나타내는 단면도.
도 40은 본 발명의 실시예 4의 변형예에 따른 DTMOS의 구조를 나타내는 단면도.
도 41은 본 발명의 실시예 4의 변형예에 따른 DTMOS의 구조를 나타내는 단면도.
도 42는 종래의 DTMOS의 구조를 개념적으로 나타내는 단면도.
도 43은 DTMOS의 바디 전위와 동작 임계치 전압과의 관계를 나타내는 그래프.
도 44는 종래의 DTMOS의 구조를 나타내는 상면도.
도 45는 종래의 DTMOS의 구조를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : SOI 기판
2 : 실리콘 기판
3 : 매립 산화막
4 : SOI층
5, 5N, 5P : 게이트 산화막
6, 6N, 6P : 게이트 전극
6B, 6NB, 6PB : 패드부
7N, 7P : 바디 영역
9, 50, 60 : 소자 분리 절연막
10 : 층간 절연막
11, 11N, 11P : 컨택트홀
21 : W플러그
30 : 고농도 불순물 영역
실시예 1.
도 1은 본 발명의 실시예 1에 따른 DTMOS의 구조를 나타내는 상면도이다. 단, 후술하는 층간 절연막(10) 및 Al 배선층(23)의 도시는 생략되어 있다. 도 1에서는 NMOS 및 PMOS의 2개의 트랜지스터가 인접하여 형성되어 있는 예를 나타내고 있다. 또한, 도 2 내지 도 4는 도 1에 도시한 DTMOS의 선분 Y1, Y2, Y3에 따른 위치에 있어서의 단면 구조를 각각 나타내는 단면도이다.
도 2를 참조할 때, SOI 기판(1)은 실리콘 기판(2), 매립 산화막(3), 및 SOI층(4)이 이 순으로 적층된 적층 구조를 갖고 있다. SOI 기판(1)의 소자 형성 영역에 있어서, SOI층(4)의 상면 상에는 게이트 산화막(5N, 5P) 및 게이트 전극(6N, 6P)이 이 순으로 적층된 적층 구조를 갖는 게이트 구조가 선택적으로 형성되어 있다. 또한, SOI층(4)의 상면 내에는 게이트 구조의 하측에 위치하는 바디 영역(7N, 7P)을 삽입하고, 각각 쌍을 이루는 소스·드레인 영역(8N, 8P)이 형성되어 있다. 또한, SOI 기판(1)의 소자 분리 영역에 있어서, SOI층(4)의 상면 내에는 소자 분리 절연막(9)이 형성되어 있다. 소자 분리 절연막(9)으로서는 소자 분리 절연막(9)의 저면이 매립 산화막(3)의 상면에 도달하지 않는 소위 부분 분리를 채택할 수 있다(BC(Body-Contacted) SOI-CMOS Technology and Its Application to High Density Memory, Extended Abstracts of the 1998 International Conference on Solid State Devices and Materials, Hiroshima, 1998, pp.306-307, Fig.1 참조). 또한, 층간 절연막(10)이 전면에 형성되어 있다.
도 1을 참조할 때, 게이트 전극(6N, 6P)은 쌍을 이루는 소스·드레인 영역(8N, 8P)끼리에 삽입되는 부분인 바디 영역(7N, 7P)의 상측에 위치하는 전극부(6NA, 6PA)와, 전극부(6NA, 6PA)에 연결되고, 전극부(6NA, 6PA)보다 폭이 넓은 패드부(6NB, 6PB)를 각각 갖고 있다. 또한, 소자 분리 절연막(9)이 형성되어 있는 부분 분리 영역은 소스·드레인 영역(8N, 8P)을 둘러싸도록 형성되어 있다. 또한, 게이트 전극(6N, 6P)의 패드부(6NB, 6PB)에는 내부가 W플러그(21)로 충전된 컨택트홀(11N, 11P)이 각각 형성되어 있다.
도 3을 참조할 때, 게이트 전극(6N)의 전극부(6NA)는 SOI 기판(1)의 소자 형성 영역에 있어서, 게이트 절연막(5N)을 통해 SOI층(4)의 상면 상에 형성되어 있다. 또한, 게이트 전극(6N)의 패드부(6NB)는 SOI 기판(1)의 소자 분리 영역의 소자 분리 절연막(9) 상에 형성되어 있다. 또한, 컨택트홀(11N)은 SOI 기판(1)의 소자 분리 영역에 있어서, 층간 절연막(10)의 상면과 SOI층(4)의 상면 간에서 층간 절연막(10) 및 소자 분리 절연막(9)을 선택적으로 관통하여 형성되어 있다. 또한, 게이트 전극(6N)의 패드부(6NB)의 측벽부는 컨택트홀(11N)의 내부를 충전하는 W플러그(21)에 접촉되어 있다. 또한, 컨택트홀(11N)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에는 Al 배선층(23)이 형성되어 있고, Al 배선층(23)은 W플러그(21)에 접촉되어 있다.
도 4를 참조할 때, 게이트 전극(6P)의 전극부(6PA)는 SOI 기판(1)의 소자 형성 영역에 있어서, 게이트 절연막(5P)을 통해 SOI층(4)의 상면 상에 형성되어 있다. 또한, 게이트 전극(6P)의 패드부(6PB)는 SOI 기판(1)의 소자 분리 영역에 있어서, 소자 분리 절연막(9) 상에 형성되어 있다. 또한, 컨택트홀(11P)은 SOI 기판(1)의 소자 분리 영역에 있어서, 층간 절연막(10)의 상면과 SOI층(4)의 상면 사이에서 층간 절연막(10) 및 소자 분리 절연막(9)을 선택적으로 관통하여 형성되어 있다. 또한, 게이트 전극(6P)의 패드부(6PB)의 측벽부는 컨택트홀(11P) 내부를 충전하는 W플러그(21)에 접촉하고 있다. 또한, 컨택트홀(11P)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에는 Al 배선층(23)이 형성되어 있고, Al 배선층(23)은 W플러그(21)에 접촉하고 있다.
도 5는 도 2와 대비하여, 본 발명의 실시예 1에 따른 DTMOS의 변형예의 구조를 나타내는 단면도이다. 도 2에 도시한 구조에서, 소스·드레인 영역(8N, 8P)의 저면은 매립 산화막(3)의 상면에 도달하고 있지 않다. 이에 대하여, 도 5에 도시한 바와 같이, 소스·드레인 영역(8N, 8P)을 그 저면이 매립 산화막(3)의 상면에 도달하도록 깊게 형성하여도 좋다. 이러한 구조로 함으로써 접합 용량을 저감할 수 있어, 동작 속도의 고속화를 도모할 수 있다. 이러한 변형예를 채택할 수 있는 것은 후술하는 다른 실시예 2 내지 4에 관해서도 마찬가지다.
도 6 내지 도 14는 NMOS 트랜지스터를 예로 들어, 도 1 내지 도 4에 도시한 DTMOS의 제조 방법을 단계순으로 나타내는 단면도이다. 우선, 실리콘 기판(2) 상에, 실리콘 산화막으로 이루어지며, 4000 옹스트롱(Å) 정도의 막 두께를 갖는 매립 산화막(3)과, 수천옹스트롱(예를 들면, 2000 옹스트롱) 정도의 막 두께를 갖는 SOI층(4)이 이러한 순으로 적층된 적층 구조를 갖는 SOI 기판(1)을 준비한다(도 6).
다음에, 수백 옹스트롱(예를 들면 500옹스트롱) 정도의 막 두께를 갖는 실리콘 산화막(15)을 SOI층(4)의 상면 상에 형성한 후, 수천옹스트롱(예를 들면 1000옹스트롱) 정도의 막 두께를 갖는 실리콘 질화막(16)을 실리콘 산화막(15) 상에 형성한다 (도 7).
다음에, SOI 기판(1)의 소자 형성 영역의 상측에 레지스트(18)를 형성한 후, 레지스트(18)가 형성되어 있지 않는 부분의 실리콘 질화막(16) 및 실리콘 산화막(15)을 에칭에 의해 제거함으로써, SOI 기판(1)의 소자 분리 영역에 있어서의 SOI층(4)의 상면을 노출한다. 이에 따라, SOI 기판(1)의 소자 형성 영역에 있어서의 SOI층(4)의 상면 상에, 실리콘 산화막(5a), 실리콘 질화막(17), 및 레지스트(18)가 이 순으로 적층된 적층 구조가 형성된다 (도 8).
다음에, 레지스트(18)를 제거한 후, 노출되어 있는 SOI층(4)의 상면을 열 산화함으로써, 실리콘 산화막으로 이루어지며, 1000옹스트롱 정도의 막 두께를 갖는 소자 분리 절연막(9)을 형성한다(도 9). 도 9에 도시한 바와 같이, 소자 분리 절연막(9)의 저면은 매립 산화막(3)의 상면에 도달하고 있지 않으며, 소자 분리 절연막(9)의 저면과 매립 산화막(3)의 상면 간에는 SOI층(4)이 존재한다.
다음에, 실리콘 질화막(17)을 제거한 후, SOI층(4)의 상면 내에 채널 영역을 형성하기 위한 이온 주입을 행한다. 주입 조건은 NMOS의 경우에는 B이온을 1×1012∼1×101313㎝-2정도의 농도에서 2 0∼50keV 정도의 에너지로 주입한다. 또한, PMOS의 경우에는 As 이온을 1×1012∼1×1013㎝-2정도의 농도에서 100∼160keV 정도의 에너지로 주입한다. 그 후, 실리콘 산화막(5a)을 제거한 후, 열 산화법에 의해서 실리콘 산화막으로 이루어지고, 수십 옹스트롱(예를 들면, 50 옹스트롱) 정도의 막 두께를 갖는 게이트 산화막(5)을 SOI 기판(1)의 소자 형성 영역에 있어서의 SOI층(4)의 상면 상에 형성한다. 그 후, CVD법에 의해서, 수천 옹스트롱(예를 들면, 2000 옹스트롱) 정도의 막 두께를 갖는 폴리 실리콘막(19)을 전면에 형성한다(도 10).
다음에, 폴리 실리콘막(19)을 패터닝함으로써, 게이트 전극(6)을 형성한다. 게이트 전극(6)은 게이트 절연막(5)의 상면 상에서 소자 분리 절연막(9)의 상면 상에 연장하여 형성되어 있고, 게이트 전극(6)의 측단부는 소자 분리 절연막(9)의 상면 상에 존재한다(도 11).
다음에, 게이트 전극(6) 및 소자 분리 절연막(9)을 마스크로 하여 SOI층(4)의 상면 내에 As 이온을 주입한다. 주입 조건은 예를 들면, 에너지가 10∼50keV, 농도가 1×1015∼5×1015㎝-2이다. PMOS의 경우에는 B 이온 또는 BF2이온을 1×1015∼5×1015㎝-2정도의 농도에서 10∼50keV 정도의 에너지로 주입한다. 이에 따라, SOI층(4)의 상면 내에 소스·드레인 영역(8)을 형성한다. 그 후, CVD법에 의해 실리콘 산화막으로 이루어지고, 10000옹스트롱 정도의 막 두께를 갖는 층간 절연막(10)을 형성한다(도 12).
다음에, 층간 절연막(10)의 상면 상에, 게이트 전극(6)의 측단부의 상측에 개구 패턴을 갖는 레지스트(20)를 형성한다. 그 후, 레지스트(20)를 마스크로 하여, 에칭율이 높은 이방성 드라이 에칭에 의해, 층간 절연막(10) 및 소자 분리 절연막(9)을 SOI 기판(1)의 깊이 방향으로 제거한다. 이에 따라, 컨택트홀(11)이 형성되고, SOI층(4)의 상면이 노출된다. 이 때, 폴리 실리콘막과 실리콘 산화막으로 선택성이 큰 조건 하에서 에칭을 행함으로써, 컨택트홀(11) 내에 게이트 전극(6)의 측단부를 노출할 수 있다(도 13).
다음에, 레지스트(20)를 제거한 후, 컨택트홀(11) 내에 W플러그(21)를 매립하여 형성한다(도 14). 그 후, 컨택트홀(11)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에 Al 배선층(23)을 형성함으로써, 도 3에 도시한 구조를 얻을 수 있다.
이와 같이 본 실시예 1에 따른 반도체 장치 및 그 제조 방법에 따르면, SOI 기판을 이용한 DTMOS에 관하여, 소자 분리 절연막으로서 부분 분리를 채택하고, 게이트 전극의 패드부를 소자 분리 절연막 상에까지 연장하여 형성하였다. 그리고, 게이트 전극의 패드부와 SOI층(바디 영역)을 소자 분리 절연막 내에 형성한 컨택트홀 내를 충전하는 도체에 의해 상호 전기적으로 접속하였다. 따라서, 게이트 전극의 패드부와 바디 영역 간에 소자 분리 절연막이 존재하고 양자간의 거리가 길기 때문에, 게이트 전극의 패드부와 바디 영역 간에 발생하는 기생 용량을 저감할 수 있어서, 동작의 지연을 억제할 수 있다.
또한, 컨택트홀은 SOI 기판의 소자 분리 영역에 형성되기 때문에, 종래의 반도체 장치와 비교하면, SOI 기판의 소자 형성 영역의 면적을 반 정도로 삭감할 수 있다. 더구나, 게이트 전극의 패드부의 중앙에 컨택트홀을 형성하지 않고, 게이트 전극의 패드부의 측단부에 접촉하도록 컨택트홀을 형성하였기 때문에, 게이트 전극의 패드부의 면적을 삭감할 수 있다.
또한, 소자 분리 절연막으로서 부분 분리를 채택하였기 때문에, 종래의 완전 분리와 비교하면 패턴 레이아웃이 간단해진다. 즉, 완전 분리에서는 레이아웃의 최적화가 필요한 데 반하여, 부분 분리에서는 벌크 레이아웃을 그 상태 그대로 SOI로 치환하는 것이 가능해진다.
실시예 2.
도 15는 본 발명의 실시예 2에 따른 DTMOS의 구조를 나타내는 단면도이다. 본 실시예 2에 따른 DTMOS는 상기 실시예 1에 따른 DTMOS를 기초로서, 컨택트홀(11)에 접촉하는 부분의 SOI층(4)의 상면 내에 다른 개소의 SOI층(4)보다도 불순물 농도가 높은 고농도 불순물 영역(30)을 형성한 것이다. 예를 들면, SOI 기판(1)의 소자 형성 영역에 있어서의 SOI층(4)의 불순물 농도가 5×1017㎝-3인 경우, 고농도 불순물 영역(30)의 불순물 농도는 1×1020㎝-3이다.
도 16은 도 15에 도시한 DTMOS의 제조 방법의 일단계를 나타내는 단면도이다. 우선, 상기 실시예 1과 마찬가지의 방법에 의해, 도 13에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 컨택트홀(11)의 개구에 의해 노출된 SOI층(4)의 상면 내에, 레지스트(20)를 마스크로 하여 As 등의 불순물(31)[고농도 불순물 영역(30)의 도전형이 n+형인 경우에는 B나 BF2등의 n형 불순물임]을 도입함으로써, p+형의 고농도 불순물 영역(30)을 형성한다. 그 후, 레지스트(20)를 제거한 후, 컨택트홀(11) 내에 W플러그(21)를 매립하여 형성하고, 그 후, 컨택트홀(11)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에 Al 배선층(23)을 형성함으로써, 도 15에 도시한 구조를 얻는다.
이와 같이 본 실시예 2에 따른 반도체 장치 및 그 제조 방법에 따르면, 컨택트홀의 개구에 의해 노출된 SOI층의 상면 내에 고농도 불순물 영역을 형성하였다. 따라서, 컨택트홀 내를 충전하는 도체와 바디 영역 간의 접촉 저항을 저감할 수 있다.
실시예 3.
도 17 내지 도 25는 본 발명의 실시예 3에 따른 DTMOS의 제조 방법을 단계순으로 나타내는 단면도이다. 우선, 상기 실시예 1과 마찬가지의 방법에 의해, 도 8에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 레지스트(18)를 제거한 후, 실리콘 질화막(17)을 마스크로 하여, SOI 기판(1)의 깊이 방향으로 에칭율이 높은 이방성 드라이 에칭법에 의해, 노출되어 있는 SOI층(4)의 상면을 1000 옹스트롱 정도 파내려 간다. 이에 따라, 소자 분리 영역에 있어서의 SOI층(4)의 상면 내에 오목부(41)를 형성한다(도 17).
다음에, 오목부(41)의 형성에 의해 노출된 SOI층(4)의 표면을 열 산화함으로써, 수백옹스트롱 정도의 막 두께를 갖는 실리콘 산화막(42)을 형성한다. 그 후, CVD법에 의해, 수백 옹스트롱 정도의 막 두께를 갖는 실리콘 질화막(43)을 전면에 형성한다 (도 18).
다음에, CVD법에 의해 5000옹스트롱 정도의 막 두께를 갖는 실리콘 산화막(44)을 전면에 형성한다 (도 19). 다음에, CMP법에 의해 실리콘 질화막(17)의 저부의 일부를 남기고, 실리콘 산화막(44) 및 실리콘 질화막(43, 17)을 연마하여 표면을 평탄화한다(도 20). CMP 단계 후에 남아 있는 실리콘 산화막(44)은 소자 분리 절연막(소위 파셜 트렌치(partial trench) 분리)으로서 기능한다.
다음에, 남은 실리콘 질화막(17)을 습식 에칭법에 의해 제거한 후, SOI층(4)의 상면 내에 채널 영역을 형성하기 위한 이온 주입을 행한다. 주입 조건은 NMOS의 경우에는 B 이온을 1×1012∼1×1013㎝-2정도의 농도에서 20∼50keV 정도의 에너지로 주입한다. 또한, PMOS의 경우에는 As 이온을 1×1012∼1×1013㎝-2정도의 농도에서 100∼160keV 정도의 에너지로 주입한다. 그 후, 실리콘 산화막(40)를 습식 에칭법에 의해서 제거한 후, 열 산화법에 의해서 수십옹스트롱 정도의 막 두께를 갖는 게이트 산화막(5)을 노출하고 있는 SOI층(4)의 상면 상에 형성하고, 그 후, CVD법에 의해 수천 옹스트롱 정도의 막 두께를 갖는 폴리 실리콘막(19)을 전면에 형성한다(도 21).
다음에, 폴리 실리콘막(19)을 패터닝하여 게이트 전극(6)을 형성한 후, 소스·드레인 영역(8)을 형성하기 위한 이온 주입을 행한다. 주입 조건은 NMOS의 경우에는 As 이온을 1×1015∼5×1015㎝-2정도의 농도에서 10∼50keV 정도의 에너지로 주입한다. 또한, PMOS의 경우에는 B 이온 또는 BF2이온을 1×1015∼5×1015㎝-2정도의 농도에서 10∼50keV 정도의 에너지로 주입한다. 또한, 상기 실시예 1과 마찬가지의 방법에 의해, 층간 절연막(10) 및 레지스트(20)를 형성한 후, 레지스트(20)를 마스크로 하여 실리콘 질화막(43)의 상면이 노출될 때까지, 층간 절연막(10) 및 실콘 산화막(44)을 드라이 에칭에 의해 제거한다(도 22). 이 때, 실리콘 산화막과 실리콘 질화막의 선택비가 큰 조건 하에서 에칭을 행함으로써, 실리콘 질화막(43)이 에칭 스토퍼로서 기능하고, 실리콘 질화막(43)의 상면이 노출된 시점에서 용이하게 에칭을 정지할 수 있다.
다음에, 도 22에 도시한 단계에 의해서 노출된 실리콘 질화막(43)을 습식 에칭에 의해 제거한다 (도 23). 다음에, 도 23에 도시한 단계에 의해서 노출된 실리콘 산화막(42)을 습식 에칭에 의해 제거한다. 이에 따라, SOI층(4)의 상면이 노출되고, 컨택트홀(11)을 형성할 수 있다 (도 24). 단, 도 22에 도시한 단계 이후, 레지스트(20)를 마스크로 하여 실리콘 산화막과 실리콘 질화막의 선택비가 작은 조건 하에서 드라이 에칭을 행함으로써, 실리콘 질화막(43)과 실리콘 산화막(42)을 일괄적으로 제거하여도 좋다
다음에, 레지스트(20)를 제거한 후, 컨택트홀(11) 내에 W플러그(21)를 매립하여 형성하고, 그 후 컨택트홀(11)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에 Al 배선층(23)을 형성한다(도 25).
이와 같이 본 실시예 3에 따른 반도체 장치의 제조 방법에 따르면, 소자 분리 절연막과 바디 영역 간에 미리 실리콘 질화막을 형성하고, 컨택트홀을 형성하기 위해서 소자 분리 절연막을 에칭할 때에 실리콘 질화막을 에칭 스토퍼로서 이용한다. 따라서, 소자 분리 절연막의 저면과 매립 산화막의 상면 간의 SOI층의 막 두께가 얇은 경우(상기 예에서는 수백 옹스트롱 정도임)에 있어서도, 컨택트홀이 SOI층을 관통하여 매립 산화막에 도달하지 않고, 게이트 전극과 바디 영역의 전기적 접촉을 확실하게 할 수 있다.
또한, 도 17에 도시한 단계에 있어서 이방성 드라이 에칭에 의해서 오목부를 형성하고, 그 오목부 내를 매립하도록 소자 분리 절연막을 형성한다. 따라서, LOCOS 법에 의해 소자 분리 절연막을 형성하는 종래의 반도체 장치의 제조 방법 혹은 상기 실시예 1에 따른 반도체 장치의 제조 방법과 비교하면, 소자의 미세화의 관점으로부터 매우 유리해진다. 이것은, 버즈빅의 존재에 의해 소자 형성 영역에 있어서의 유효 면적이 작아지는 것을 피할 수 있기 때문이다.
또한, 소자 분리 절연막으로서 파셜 트렌치 분리를 채택하였기 때문에, 종래의 완전 분리와 비교하면 패턴 레이아웃이 간단해진다. 즉, 완전 분리에서는 레이아웃의 최적화가 필요한 데 반하여, 파셜 트렌치 분리에서는 벌크 레이아웃을 그 상태 그대로 SOI로 치환하는 것이 가능해진다.
실시예 4.
도 2에 도시한 바와 같이 상기 실시예 1에 따른 DTMOS에서는 NMOS 트랜지스터와 PMOS 트랜지스터의 각각의 웰이 연결된 구조로 되어 있다. 따라서, DTMOS를 동작시키는 인가 전압 조건에서는 웰 사이가 순방향으로 바이어스되어, 누설 전류나 래치 업(latch up)이 발생할 가능성이 있다. 본 실시예 4에서는 이러한 누설 전류나 래치 업의 발생을 피할 수 있는 DTMOS를 제안한다.
도 26은 본 발명의 실시예 4에 따른 DTMOS의 구조를 나타내는 상면도이다. 단, 층간 절연막(10) 및 Al 배선층(23)의 도시는 생략하고 있다. 또한, 도 27 내지 도 29는 도 26에 도시한 DTMOS의 선분 Z1, Z2, Z3에 따른 위치에 있어서의 단면 구조를 각각 나타내는 단면도이다. 도 26을 참조할 때, 소스·드레인 영역(8N, 8P)을 둘러싸도록 부분 분리 영역이 형성되어 있고, 부분 분리 영역을 둘러싸도록 완전 분리 영역이 형성되어 있다.
도 27을 참조할 때, 소자 분리 절연막(50)의 주연부에 있어서의 저면은 매립 산화막(3)의 상면에 도달하고 있지 않고, 부분 분리를 구성하고 있다. 한편, 소자 분리 절연막(50)의 중앙부의 저면은 매립 산화막(3)의 상면에 도달하고 있고, 완전 분리를 구성하고 있다. 즉, 소자 분리 절연막(50)은 부분 분리를 구성하는 부분 분리 부분과, 완전 분리를 구성하는 완전 분리 부분을 갖고 있다. 그리고, 도 26에 도시한 부분 분리 영역에는 소자 분리 절연막(50)의 부분 분리 부분이 형성되어 있고, 완전 분리 영역에는 소자 분리 절연막(50)의 완전 분리 부분이 형성되어 있다.
도 28, 도 29를 참조할 때, 컨택트홀(11N, 11P)은 층간 절연막(10)의 상면과 소자 분리 절연막(50)의 부분 분리 부분에 있어서의 저면 사이에서, 층간 절연막(10) 및 소자 분리 절연막(50)을 선택적으로 관통하여 형성되어 있다. 본 실시예 4에 따른 반도체 장치의 그 밖의 구조는 도 1 내지 도 4에 도시한 상기 실시예 1에 따른 반도체 장치의 구조와 마찬가지이다.
도 30 내지 도 37은 도 26 내지 도 29에 도시한 DTMOS의 제조 방법을 단계순으로 나타내는 단면도이다. 우선, 상기 실시예 3과 마찬가지의 방법에 의해, 도 17에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 소자 분리 절연막(50)의 완전 분리 부분의 형성 예정 영역 이외의 영역에 레지스트(51)를 형성한다(도 30).
다음에, 레지스트(51)를 마스크로 하여, 에칭율이 높은 이방성 드라이 에칭법에 의해, 매립 산화막(3)의 상면이 노출될 때까지 SOI층(4)을 SOI 기판(1)의 깊이 방향으로 에칭한다. 그 후, 레지스트(51)를 제거한다(도 31).
다음에, CVD법에 의해 5000 옹스트롱 정도의 막 두께를 갖는 실리콘 산화막(52)을 전면에 형성한다(도 32). 다음에, CMP법에 의해 실리콘 질화막(17) 저부의 일부를 남기고, 실리콘 산화막(52) 및 실리콘 질화막(17)을 연마하여 표면을 평탄화한다. 이에 따라, 부분 분리 부분과 완전 분리 부분을 갖는 소자 분리 절연막(50)을 형성할 수 있다(도 33).
다음에, 남은 실리콘 질화막(17)을 제거한 후, 채널 영역을 형성하기 위한 이온 주입을 행한다. NMOS의 경우에는 B 이온을 1× 1012∼1×1013㎝-2정도의 농도에서 20∼50keV 정도의 에너지로 주입한다. PMOS의 경우에는 As 이온을 1×1012∼1×1013㎝-2정도의 농도에서 100∼160 keV 정도의 에너지로 주입한다. 다음에, 실리콘 산화막(40)를 제거한 후, 열 산화법에 의해 게이트 산화막(5)을 형성한다. 그 후, CVD법에 의해 폴리 실리콘막(19)을 전면에 형성한다(도 34).
다음에, 폴리 실리콘막(19)을 패터닝하여 게이트 전극(6)을 형성한 후, 소스·드레인 영역(8)을 형성하기 위한 이온 주입을 행한다. NMOS의 경우에는 As 이온을 1×1015∼5×1015㎝-2정도의 농도에서 10∼50keV 정도의 에너지로 주입한다. PMOS의 경우에는 B 이온 또는 BF2이온을 1×1015∼5×1015㎝-2정도의 농도에서 10∼50keV 정도의 에너지로 주입한다. 그 후, CVD법에 의해 층간 절연막(10)을 전면에 형성한다(도 35).
다음에, 층간 절연막(10) 상에 레지스트(20)를 형성한 후, 레지스트(20)를 마스크로 하여, SOI층(4)의 상면이 노출될 때까지, 층간 절연막(10) 및 소자 분리 절연막(50)을 드라이 에칭에 의해 제거한다(도 36). 다음에, 레지스트(20)를 제거한 후, 컨택트홀(11) 내에 W플러그(21)를 매립하여 형성하고, 그 후, 컨택트홀(11)이 형성되어 있는 부분의 층간 절연막(10)의 상면 상에 Al 배선층(23)을 형성함으로써, 도 28에 도시한 구조를 얻는다.
또, 도 36에 도시한 구조를 얻은 후, 상기 실시예 2와 마찬가지로 컨택트홀(11)의 개구에 의해 노출된 SOI층(4)의 상면 내에 레지스트(20)를 마스크로 하여 As 등의 불순물(31)[고농도 불순물 영역(30)의 도전형이 n+형의 경우에는 B나 BF2등의 n형 불순물임)을 도입함으로써, p+형의 고농도 불순물 영역(30)을 형성하여도 좋다 (도 37).
또한, 상기 실시예 3과 마찬가지로, 소자 분리 절연막(50)과 SOI층(4) 간에 실리콘 질화막을 미리형성하고, 컨택트홀(11)을 형성하기 위해서 소자 분리 절연막(50)을 에칭할 때에는 실리콘 질화막을 에칭 스토퍼로서 이용하여도 좋다.
이와 같이 본 실시예 4에 따른 반도체 장치 및 그 제조 방법에 따르면, 소자 분리 절연막의 완전 분리 부분에 의해서 NMOS 트랜지스터와 PMOS 트랜지스터 사이를 전기적으로 완전히 분리하였다. 따라서, DTMOS의 동작시에 있어서, 누설 전류나 래치 업의 발생을 적절하게 피할 수 있다.
도 38은 본 발명의 실시예 4의 변형예에 따른 DTMOS의 구조를 나타내는 상면도이다. 단, 층간 절연막(10) 및 Al 배선층(23)의 도시는 생략하고 있다. 또한, 도 39 내지 도 41은 도 38에 도시한 DTMOS의 선분 K1, K2, K3에 따른 위치에 있어서의 단면 구조를 각각 나타내는 단면도이다. 도 38을 참조할 때, 소스·드레인 영역(8N, 8P)을 둘러싸도록 완전 분리 영역이 형성되어 있고, 부분 분리 영역은 컨택트홀(11N, 11P)이 형성되어 있는 부분의 주변에만 형성되어 있다.
도 39를 참조할 때, 소자 분리 절연막(60)은 소자 분리 절연막(50)과 마찬가지로 부분 분리 부분과 완전 분리 부분을 갖고 있고, NMOS 트랜지스터와 PMOS 트랜지스터 간에는 소자 분리 절연막(60)의 완전 분리 부분이 형성되어 있다. 도 40, 도 41을 참조할 때, 컨택트홀(11N, 11P)은 층간 절연막(10)의 상면과 소자 분리 절연막(60)의 부분 분리 부분에 있어서의 저면 사이에서 층간 절연막(10) 및 소자 분리 절연막(60)을 선택적으로 관통하여 형성되어 있다.
도 38 내지 도 41에 도시한 DTMOS는 도 30에 도시한 단계에 있어서 레지스트(51)의 개구 패턴을 변경함으로써, 도 30 내지 도 37에 도시한 단계와 마찬가지의 단계에 의해서 제조할 수 있다.
이와 같이 본 실시예 4의 변형예에 따른 반도체 장치에 따르면, 상기와 마찬가지의 효과가 얻어지는 것 외에, NMOS 트랜지스터와 PMOS 트랜지스터 사이에 소자 분리 절연막의 완전 분리 부분만이 형성되어 있기 때문에, 도 26에 도시한 구조와 비교할 때, 반도체 장치의 미세화를 도모할 수 있다.
본 발명에 따르면, 제1 소자 분리 절연막 상에 존재하는 게이트 전극과 반도체층 간에 제1 소자 분리 절연막이 존재하고, 양자간의 거리가 길기 때문에 게이트 전극과 반도체층 간에 발생하는 기생 용량을 저감할 수 있고, 동작의 지연을 억제할 수 있다.
또한, 본 발명에 따르면, 게이트 전극과 반도체층이 전기적으로 접촉하기 위한 컨택트홀을 게이트 전극의 중앙에 형성하는 반도체 장치와 비교할 때, 그 컨택트 부분의 게이트 전극의 면적을 삭감할 수 있다.
또한, 본 발명에 따르면, 컨택트홀의 내부를 충전하는 도체와 반도체층 간의 접촉 저항을 저감할 수 있다.
또한, 본 발명에 따르면, 제2 소자 분리 절연막에 의해 인접하는 반도체 장치와의 사이를 전기적으로 완전히 분리할 수 있다. 따라서, 반도체 장치의 동작시에 있어서, 누설 전류나 래치 업의 발생을 적절하게 피할 수 있다.
또한, 본 발명에 따르면, 제1 소자 분리 절연막 상에 존재하는 게이트 전극과 반도체층 간에 제1 소자 분리 절연막이 존재하고, 양자간의 거리가 길기 때문에 게이트 전극과 반도체층 간에 발생하는 기생 용량을 저감할 수 있어서, 동작의 지연을 억제할 수 있다.
또한, 본 발명에 따르면, 컨택트홀의 내부를 충전하는 도체와 반도체층 간의 접촉 저항을 저감할 수 있다.
또한, 본 발명에 따르면, 제1 소자 분리 절연막의 저면과 절연층의 상면 간의 반도체층의 막 두께가 얇은 경우에 있어서도, 컨택트홀이 반도체층을 관통하여 절연층에 도달하지 않고, 게이트 전극과 반도체층의 전기적 접촉을 확실하게 할 수 있다.
또한, 본 발명에 따르면, LOCOS법에 의해 제1 소자 분리 절연막을 형성하는 경우와 비교할 때 버즈빅의 발생을 최소한으로 억제할 수 있기 때문에, 반도체 장치의 미세화를 도모할 수 있다.
또한, 본 발명에 따르면, 제2 소자 분리 절연막에 의해, 인접하는 반도체 장치끼리의 사이를 전기적으로 완전히 분리할 수 있다. 따라서, 반도체 장치의 동작시에 있어서, 누설 전류나 래치 업의 발생을 적절하게 피할 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    반도체 기판, 절연층, 및 반도체층이 이러한 순서로 적층된 적층 구조를 포함하는 SOI 기판과,
    상기 SOI 기판의 소자 분리 영역에 있어서, 상기 절연층의 상면에 도달하지 않도록 상기 반도체 기판의 상면으로부터 소정의 깊이에 형성된 제1 소자 분리 절연막과,
    상기 SOI 기판의 소자 형성 영역에 있어서, 상기 반도체층의 상기 상면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에서 상기 제1 소자 분리 절연막 상에 연장하여 형성된 게이트 전극과,
    상기 게이트 전극 및 상기 제1 소자 분리 절연막 상에 형성된 층간 절연막,
    상기 SOI 기판의 상기 소자 분리 영역에 있어서, 상기 층간 절연막의 상면과 상기 반도체층의 상기 상면 사이에서 상기 층간 절연막 및 상기 제1 소자 분리 절연막을 선택적으로 관통하고, 상기 제1 소자 분리 절연막 상에 존재하는 상기 게이트 전극에 접촉하여 내부가 도체로 충전된 컨택트홀을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 전극의 측벽부가 상기 제1 소자 분리 절연막 상에 존재하도록 형성되고,
    상기 컨택트홀은 상기 게이트 전극의 상기 측벽부에 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치의 제조 방법에 있어서,
    반도체 기판, 절연층, 및 반도체층이 이러한 순서로 적층된 적층 구조를 포함하는 SOI 기판을 준비하는 단계와,
    상기 SOI 기판의 소자 분리 영역에 있어서, 상기 절연층의 상면에 도달하지 않도록 상기 반도체층의 상면으로부터 소정의 깊이에 제1 소자 분리 절연막을 형성하는 단계와,
    상기 SOI 기판의 소자 형성 영역에 있어서, 상기 반도체층의 상기 상면 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에서 상기 제1 소자 분리 절연막 상에 연장하는 게이트 전극을 형성하는 단계와,
    상기 게이트 전극 및 상기 제1 소자 분리 절연막 상에 층간 절연막을 형성하는 단계와,
    상기 SOI 기판의 상기 소자 분리 영역에 있어서, 상기 층간 절연막의 상면과 상기 반도체층의 상기 상면 사이에서 상기 층간 절연막 및 상기 제1 소자 분리 절연막을 선택적으로 관통하고, 상기 제1 소자 분리 절연막 상에 존재하는 상기 게이트 전극에 접촉하는 컨택트홀을 형성하는 단계와,
    상기 컨택트홀 내에 도체를 충전하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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