DE10043183A1 - Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung

Info

Publication number
DE10043183A1
DE10043183A1 DE10043183A DE10043183A DE10043183A1 DE 10043183 A1 DE10043183 A1 DE 10043183A1 DE 10043183 A DE10043183 A DE 10043183A DE 10043183 A DE10043183 A DE 10043183A DE 10043183 A1 DE10043183 A1 DE 10043183A1
Authority
DE
Germany
Prior art keywords
insulation film
semiconductor layer
gate electrode
semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10043183A
Other languages
English (en)
Inventor
Yuuichi Hirano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10043183A1 publication Critical patent/DE10043183A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Abstract

Eine Halbleitervorrichtung kann eine parasitäre Kapazität zwischen dem Anschlußabschnitt einer Gateelektrode und dem Körperbereich eines DTMOS auf einem SOI-Substrat (1) verringern. In einem Elementbildungsbereich des SOI-Substrates (1) ist ein Elektrodenabschnitt (6NA) einer Gateelektrode (6N) auf der oberen Oberfläche einer SOI-Schicht (4) mit einem Gateoxidfilm (5N) dazwischen gebildet. In einem Elementisolationsbereich des SOI-Substrates (1) ist ein Verbindungsanschluß (6NB) der Gateelektrode (6N) auf einem Elementisolationsfilm (9) gebildet, und ein Kontaktloch (11N) ist selektiv in der oberen Oberfläche eines Zwischenschichtisolationsfilmes (10) gebildet, es erstreckt sich durch den Elementisolationsfilm (9) zu der oberen Oberfläche der SOI-Schicht (4). Eine Seitenwand des Anschlußabschnittes (6NB) der Gateelektrode (6N) steht in Kontakt mit einem W-Stopfen (21), der das Kontaktloch (11N) füllt.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung und ein Herstellungsverfahren für eine Halbleitervor­ richtung, insbesondere auf den Aufbau einer Halbleitervorrich­ tung, die durch einen dynamischen Schwellenspannungs-MOSFET (DTMOSFET) realisiert wird, der auf einem Silizium-auf-Isolator (SOI) Substrat gebaut ist, und auf ein Herstellungsverfahren da­ für.
Unter den MOSFETs auf SOI, sind DTMOSFETs (hier im folgenden als DTMOSs bezeichnet) als Mittel zum Beschleunigen der Betriebsge­ schwindigkeit vorgeschlagen worden. Fig. 42 ist eine Quer­ schnittsansicht, die schematisch den Aufbau eines herkömmlichen DTMOS auf SOI zeigt (cf. Assaderaghi u. a. "A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation", IEDM 94-811, Fig. 1a). Ein SOI-Substrat 101 weist einen Mehrschicht­ aufbau mit einem Siliziumsubstrat 102, einem vergrabenen Oxid­ film 103 und einer SOI-Schicht 104 auf, die in dieser Reihenfol­ ge gestapelt sind. Auf der oberen Oberfläche der SOI-Schicht 104 ist ein Mehrschichtgateaufbau selektiv gebildet, bei dem ein Ga­ teoxidfilm 105 und eine Gateelektrode 106 in dieser Reihenfolge gestapelt sind. In der oberen Oberfläche der SOI-Schicht 104 ist ein Paar von Source/Drainbereichen 108 so gebildet, daß sie ei­ nen Körperbereich 107 seitlich einschließen, der unter dem Gate­ aufbau angeordnet ist. Die Gateelektrode 106 und der Körperbe­ reich 107 sind elektrisch miteinander verbunden.
Fig. 43 ist ein Diagramm, das die Beziehungen zwischen dem Kör­ perpotential VB und der Betriebsschwellenspannung VTH eines als ein NMOS genommener DTMOS-Transistor zeigt. Wenn der Transistor auf HOCH auf dem Gate geschaltet wird, geht das Körperpotential VB entsprechend auf HOCH. Dieses senkt die Betriebsschwellen­ spannung VTH, wie in Fig. 43 gezeigt ist, was in einem größeren Stromfluß als ein Standard-MOSFET auf SOI resultiert.
Fig. 44 ist eine Draufsicht, die speziell den Aufbau des DTMOS in Fig. 42 zeigt, und Fig. 45 ist eine Querschnittsansicht des in Fig. 44 gezeigten DTMOS, die entlang der Linie X1-X1 genom­ men ist (cf. Assaderaghi u. a. "A Dynamic Threshold Voltage MOSFET (DTMOS) for Ultra-Low Voltage Operation", IEDM 94-811, Fig. 1b).
Die Gateelektrode 106 weist einen Elektrodenabschnitt 106A ober­ halb des Körperbereiches 107, der zwischen dem Paar von Sour­ ce/Drainbereichen 108 eingeschlossen ist, und einen breiteren Anschlußabschnitt 106b, der mit dem Elektrodenabschnitt 106a verbunden ist, auf. Ein Elementisolationsfilm 109 wird durch LOCOS so gebildet, daß er die Source/Drainbereiche 108 und den Anschlußabschnitt 106b umgibt. Die Bodenoberfläche des Elementi­ solationsfilmes 109 reicht bis zu der oberen Oberfläche des ver­ grabenen Oxidfilmes 103. Das heißt, der Elementisolationsfilm 109 erzielt eine sogenannte "vollständige Isolation". In der Mitte des Anschlußabschnittes 106B ist ein mit einem Leiter ge­ fülltes Kontaktloch 110 gebildet, das sich durch den Gateoxid­ film 105 zu der oberen Oberfläche der SOI-Schicht 104 erstreckt. Ein das Kontaktloch 110 füllender Leiter 112 wie Aluminium sieht eine elektrische Verbindung zwischen der Gateelektrode 106 und einem P+-Bereich 111 vor, der selektiv in dem Körperbereich 107 gebildet ist.
Bei solch einem DTMOS gibt es nur einen kleinen Abstand zwischen dem Anschlußabschnitt 106B und der SOI-Schicht 104 (Körperbe­ reich 107). Dieses verursacht eine hohe parasitäre Kapazität da­ zwischen, die sich zu der Gatekapazität addiert, wodurch eine Verzögerung im Betrieb verursacht wird.
Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung vorzusehen, die eine Verzögerung bei der Betriebsgeschwindigkeit erzielen kann, in dem insbesondere eine parasitäre Kapazität zwischen dem Anschlußabschnitt der Ga­ teelektrode und dem Körperbereich eines DTMOS auf dem SOI- Substrat verringert wird, ebenfalls soll ein Herstellungsverfah­ ren dafür vorgesehen werden.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
Insbesondere weist solch eine Halbleitervorrichtung auf: ein SOI-Substrat mit einem Mehrschichtaufbau mit einem Halbleiter­ substrat, einer Isolierschicht und einer Halbleiterschicht, die in dieser Reihenfolge aufeinander gestapelt sind; einen ersten Elementisolationsfilm, der in einer oberen Oberfläche der Halb­ leiterschicht bis zu einer vorbestimmten Tiefe gebildet ist, die nicht die obere Oberfläche der Isolierschicht erreicht, in einem Elementisolationsbereich des SOI-Substrates; einen Gateisolati­ onsfilm, der auf der oberen Oberfläche der Halbleiterschicht in einem Elementbildungsbereich des SOI-Substrates gebildet ist; eine Gateelektrode, die auf dem Gateisolationsfilm und dem er­ sten Elementisolationsfilm gebildet ist; einen Zwischenschichti­ solierfilm, der auf der Gateelektrode und dem ersten Elementiso­ lationsfilm gebildet ist; und ein Kontaktloch, das mit einem Leiter gefüllt ist, das selektiv in einer oberen Oberfläche des Zwischenschichtisolationsfilmes gebildet ist, sich durch den Zwischenschichtisolationsfilm und den ersten Elementisolations­ film zu der oberen Oberfläche der Halbleiterschicht in dem Ele­ mentisolationsbereich des SOI-Substrates erstreckt, wobei der Leiter in Kontakt mit der Gateelektrode auf dem ersten Elementi­ solationsfilm steht.
Bevorzugte Ausgestaltungen der Halbleitervorrichtung ergeben sich aus den entsprechenden Unteransprüchen.
Bevorzugt ist die Gateelektrode so gebildet, daß ihre Seitenwand auf dem ersten Elementisolationsfilm ist und der Leiter in Kon­ takt mit der Seitenwand der Gateelektrode steht.
Bevorzugt weist die Halbleitervorrichtung auf: einen dotierten Bereich, der in dem Teil der oberen Oberfläche der Halbleiter­ schicht gebildet ist, der in Kontakt mit dem Kontaktloch steht, wobei der dotierte Bereich eine höhere Dotierkonzentration als die Halbleiterschicht aufweist.
Bevorzugt weist die Halbleitervorrichtung eine Mehrzahl davon auf und weist weiter auf: einen zweiten Elementisolationsfilm, der von der oberen Oberfläche der Halbleiterschicht zu der obe­ ren Oberfläche der Isolierschicht zwischen benachbarten Halblei­ tervorrichtungen erstreckt.
Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkma­ len des Anspruches 8.
Insbesondere weist das Verfahren zum Herstellen einer Halblei­ tervorrichtung die folgenden Schritte auf: (a) Vorbereiten eines SOI-Substrates mit einem Mehrschichtaufbau mit einem Halbleiter­ substrat, einer Isolierschicht und einer Halbleiterschicht, die in dieser Reihenfolge gestapelt werden; (b) Bilden eines ersten Elementisolationsfilmes in einer oberen Oberfläche der Halblei­ terschicht bis zu einer vorbestimmten Tiefe, die nicht eine obe­ re Oberfläche der Isolierschicht erreicht, in einem Elementiso­ lationsbereich des SOI-Substrates; (c) Bilden eines Gateisolati­ onsfilmes auf der oberen Oberfläche der Halbleiterschicht in ei­ nem Elementbildungsbereich des SOI-Substrates; (d) Bilden einer Gateelektrode auf dem Gateisolationsfilm und dem ersten Elemen­ tisolationsfilm; (e) Bilden eines Zwischenschichtisolationsfil­ mes auf der Gateelektrode und dem ersten Elementisolationsfilm; (f) selektives Bilden eines Kontaktloches in einer oberen Ober­ fläche des Zwischenschichtisolationsfilmes, das sich durch den ersten Elementisolationsfilm zu der oberen Oberfläche der Halb­ leiterschicht in dem Elementisolationsbereich des SOI-Substrates erstreckt, wobei das Kontaktloch in Kontakt mit der Gateelektro­ de auf dem ersten Elementisolationsfilm steht; und (g) Füllen des Kontaktloches mit einem Leiter.
Bevorzugte Ausgestaltungen des Herstellungsverfahrens ergeben sich aus den entsprechenden Unteransprüchen.
Bevorzugt weist das Verfahren die Schritte auf: (h) zwischen den Schritten (f) und (b) Bilden eines dotierten Bereiches mit einer höheren Dotierkonzentration als die Halbleiterschicht durch Ein­ führen von Dotierstoff in die obere Oberfläche der Halbleiter­ schicht durch das Kontaktloch.
Bevorzugt weist das Verfahren die Schritte auf: (i) vor dem Schritt (f) Bilden eines Isolationsfilmes zwischen einer Bo­ denoberfläche des ersten Elementisolationsfilmes und der oberen Oberfläche der Halbleiterschicht, wobei der Isolationsfilm aus einem material unterschiedlich von dem ersten Elementisolations­ film gebildet wird. Wobei der Schritt (f) die Schritte aufweist: (f-1) selektives Entfernen des Zwischenschichtisolationsfilmes und des ersten Elementisolationsfilmes, wobei der Isolationsfilm als Ätzstopper benutzt wird; und (f-2) Entfernen des in Schritt (f-1) offengelegten Isolationsfilmes.
Bevorzugt weist bei dem Verfahren der Schritt (b) die Schritte auf: (b-1) Bilden eines ausgeschnittenen Abschnittes durch Ent­ fernen der oberen Oberfläche der Halbleiterschicht in dem Ele­ mentisolationsbereich durch anisotropes Ätzen mit einer hohen Ätzrate in einer Tiefenrichtung des SOI-Substrates; und (b-2) Bilden des ersten Elementisolationsfilmes zum Ausfüllen des aus­ geschnittenen Abschnittes.
Bevorzugt wird durch das Verfahren eine Mehrzahl von Halbleiter­ vorrichtungen hergestellt. Das Verfahren weist weiter die Schritte auf: (j) Bilden eines zweiten Elementisolationsfilmes, der sich von der oberen Oberfläche der Halbleiterschicht zu der oberen Oberfläche der Isolierschicht erstreckt, zwischen benach­ barten der Halbleitervorrichtungen, wobei der Schritt (b) und (j) durch die Schritte ausgeführt werden: (x-1) Bilden eines er­ sten ausgeschnittenen Abschnittes durch Entfernen der oberen Oberfläche der Halbleiterschicht in dem Elementisolationsbereich bis zu einer Tiefe, die nicht die obere Oberfläche des Isolati­ onsbereiches erreicht; (x-2) Bilden eines zweiten ausgeschnitte­ nen Abschnittes, der die obere Oberfläche der Isolierschicht er­ reicht, durch selektives Entfernen einer Bodenoberfläche des er­ sten ausgeschnittenen Bereiches; und (x-3) Ausfüllen des ersten und des zweiten ausgeschnittenen Abschnittes mit Isolationsfil­ men.
Bei der Halbleitervorrichtung nach Anspruch 1 verringert ein vergrößerter Abstand zwischen der Gateelektrode und der Halblei­ terschicht durch das Vorhandensein des ersten Elementisolations­ filmes dazwischen die parasitäre Kapazität dazwischen, wodurch eine Verzögerung des Betriebes unterdrückt wird.
Die Halbleitervorrichtung nach Anspruch 2 kann die Fläche der Gateelektrode für das Kontaktloch im Vergleich mit der Vorrich­ tung verringern, bei der das Kontaktloch zum Herstellen von elektrischen Verbindungen zwischen der Gateelektrode und der Halbleiterschicht in der Mitte der Gateelektrode gebildet ist.
Die Halbleitervorrichtung nach Anspruch 3 kann den Kontaktwider­ stand zwischen der Halbleiterschicht und dem Leiter verringern, der das Kontaktloch ausfüllt.
Bei der Halbleitervorrichtung nach Anspruch 4 erzielt der zweite Elementisolationsfilm eine vollständige elektrische Isolation zwischen benachbarten Halbleitervorrichtungen. Dieses macht es möglich, geeignet das Auftreten von Leckströmen und eines Latch- up bei dem Betrieb der Halbleitervorrichtung zu verhindern.
Bei dem Verfahren nach Anspruch 8 verringert der vergrößerte Ab­ stand zwischen der Halbleiterschicht und der Gateelektrode durch das Vorhandensein des ersten Elementisolationsfilmes dazwischen die parasitäre Kapazität dazwischen, womit eine Verzögerung im Betrieb unterdrückt wird.
Bei dem Verfahren nach Anspruch 9 ist es möglich, den Kontaktwi­ derstand zwischen der Halbleiterschicht und dem Leiter zu ver­ ringern, der das Kontaktloch ausfüllt.
Bei dem Verfahren nach Anspruch 10 erreicht das Kontaktloch nicht die Isolierschicht durch die Halbleiterschicht, selbst wenn die Halbleiterschicht zwischen der Bodenoberfläche des er­ sten Elementisolationsfilmes und der oberen Oberfläche der Halb­ leiterschicht eine kleine Filmdicke aufweist. Dieses stellt elektrische Verbindungen zwischen der Gateelektrode und der Halbleiterschicht sicher.
Bei dem Verfahren nach Anspruch 11 kann das Auftreten eines Bird's beak (Vogelschnabel) im Vergleich mit dem Verfahren mini­ miert werden, bei dem der ersten Elementisolationsfilm durch LOCOS gebildet wird. Dieses erlaubt eine Verringerung der Vor­ richtungsabmessung.
Bei dem Verfahren nach Anspruch 13 erzielt der zweite Elementi­ solationsfilm eine vollständige elektrische Isolierung zwischen benachbarten Halbleitervorrichtungen. Dieses macht es möglich, geeignet das Auftreten von Leckstrom und Latch-up bei dem Be­ trieb der Halbleitervorrichtung zu verhindern.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfindung an­ hand der Figuren. Von den Figuren zeigen:
Fig. 1 eine obere Ansicht, die den Aufbau eines DTMOS gemäß einer ersten Ausführungsform der vorlie­ genden Erfindung zeigt;
Fig. 2 bis 5 Querschnittsansichten, die den Aufbau des DTMOS der ersten Ausführungsform zeigen;
Fig. 6 bis 14 Querschnittsansichten, die ein Herstellungs­ verfahren eines DTMOS Schritt für Schritt ge­ mäß der ersten Ausführungsform zeigen;
Fig. 15 eine Querschnittsansicht, die den Aufbau eines DTMOS gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 16 eine Querschnittsansicht, die einen Schritt eines Herstellungsverfahrens eines DTMOS gemäß der zweiten Ausführungsform zeigt;
Fig. 17 bis 25 Querschnittsansichten, die ein Herstellungs­ verfahren eines DTMOS Schritt für Schritt ge­ mäß einer dritten Ausführungsform der vorlie­ genden Erfindung zeigen;
Fig. 26 eine Draufsicht, die den Aufbau eines DTMOS gemäß einer vierten Ausführungsform der vor­ liegenden Erfindung zeigt;
Fig. 27 bis 29 Querschnittsansichten, die den Aufbau des DTMOS gemäß der vierten Ausführungsform zei­ gen;
Fig. 30 bis 37 Querschnittsansichten, die ein Herstellungs­ verfahren eines DTMOS Schritt für Schritt ge­ mäß der vierten Ausführungsform zeigen;
Fig. 38 eine Draufsicht, die den Aufbau eines DTMOS gemäß einer Variante der vierten Ausführungs­ form zeigt;
Fig. 39 bis 41 Querschnittsansichten, die den Aufbau des DTMOS gemäß der Variante der vierten Ausfüh­ rungsform zeigen;
Fig. 42 eine Querschnittsansicht, die schematisch den Aufbau eines vorhandenen DTMOS zeigt;
Fig. 43 ein Diagramm, das die Beziehungen zwischen dem Körperpotential und der Betriebsschwellenspan­ nung des DTMOS zeigt;
Fig. 44 eine Draufsicht, die den Aufbau des vorhande­ nen DTMOS zeigt; und
Fig. 45 eine Querschnittsansicht, die den Aufbau des vorhandenen DTMOS zeigt.
Erste Ausführungsform
Fig. 1 ist eine Draufsicht, die den Aufbau eines DTMOS gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Jedoch sind ein Zwischenschichtisolationsfilm 10 und eine Al- Verbindungsschicht 23, die später beschrieben werden, nicht ge­ zeigt. In Fig. 1 sind zwei Transistoren, NMOS und PMOS, benach­ bart zueinander gebildet. Fig. 2 bis 4 sind Querschnittsan­ sichten des DTMOS in Fig. 1, die entlang der Linien Y1-Y1, Y2- Y2 bzw. Y3-Y3 gebildet sind.
Es wird Bezug genommen auf Fig. 2, ein SOI-Substrat 1 weist ei­ nen Mehrschichtaufbau mit einem Siliziumsubstrat 2, einem ver­ grabenen Oxidfilm 3 und einer SOI-Schicht 4 auf, die in dieser Reihenfolge übereinandergestapelt sind. In einem Elementbil­ dungsbereich auf dem SOI-Substrat 1 werden Mehrschichtgateauf­ bauten selektiv auf der oberen Oberfläche der SOI-Schicht 4 ge­ bildet, von denen jeder einen Gateoxidfilm 5N, 5P und eine Ga­ teelektrode 6N, 6P aufweist, die in dieser Reihenfolge überein­ andergestapelt sind. Weiter sind Paare von Source/Drainbereichen 8N, 8P in der oberen Oberfläche der SOI-Schicht 4 so gebildet, daß sie Körperbereiche 7N, 7P einschließen, die unter den ent­ sprechenden Gateaufbauten angeordnet sind. Bei einem Elementiso­ lationsbereich des SOI-Substrates 1 ist ein Elementisolations­ film 9 in der oberen Oberfläche der SOI-Schicht 4 gebildet. Die Bodenoberfläche des Elementisolationsfilmes 9 erreicht nicht die obere Oberfläche des vergrabenen Oxidfilmes 3; daher wird eine sogenannte "Teilisolation" erzielt (cf. Koh u. a., "BC (Body- Contacted) SOI-CMOS Technology and Its Application to High Den­ sity Memory", Extended Abstracts of the 1998 International Con­ ference on Solid State Devices and Materials, Hiroshima, 1998, S. 306-307, Fig. 1). Der Zwischenschichtisolationsfilm 10 ist über der gesamten Oberfläche gebildet.
Es wird Bezug genommen auf Fig. 1, jede Gateelektrode 6N, 6P weist einen Elektrodenabschnitt 6NA, 6PA über dem Körperbereich 7N, 7P, der zwischen dem Paar von Source/Drainbereichen 8N, 8P eingeschlossen ist, und einen breiteren Anschlußabschnitt 6NB, 6PB, der mit dem Elektrodenabschnitt 6NA, 6PA verbunden ist, auf. Ein Teilisolationsbereich, an dem der Elementisolationsfilm 9 gebildet ist, ist so vorgesehen, daß er die Sour­ ce/Drainbereiche 8N, 8P umgibt. In den Anschlußabschnitten 6NB, 6PB der Gateelektroden 6N, 6P sind Kontaktlöcher 11N, 11P, die mit W-Stopfen 21 gefüllt sind, entsprechend gebildet.
Es wird Bezug genommen auf Fig. 3, in dem Elementbildungsbe­ reich des SOI-Substrates 1 ist der Elektrodenabschnitt 6NA der Gateelektrode 6N auf der oberen Oberfläche der SOI-Schicht 4 ge­ bildet, wobei der Gateoxidfilm 5N dazwischen vorgesehen ist. Der Anschlußabschnitt 6NB der Gateelektrode 6N ist auf dem Elementi­ solationsfilm 9 in dem Elementisolationsbereich des SOI- Substrates 1 gebildet. In dem Elementisolationsgebiet ist weiter das Kontaktloch 11N in der oberen Oberfläche des Zwischenschich­ tisolationsfilmes 10 gebildet, wobei es sich durch den Zwischen­ schichtisolationsfilm 10 und den Elementisolationsfilm 9 zu der oberen Oberfläche der SOI-Schicht 4 erstreckt. Eine Seitenwand des Anschlußabschnittes 6NB steht in Kontakt mit dem W-Stopfen 21, der das Kontaktloch 11N füllt. Auf dem Teil der oberen Ober­ fläche des Zwischenschichtisolierfilmes 10, an dem das Kontakt­ loch 11N gebildet ist, ist die Al-Verbindungsschicht 23 in Kon­ takt mit dem W-Stopfen 21 gebildet.
Es wird Bezug genommen auf Fig. 4, in dem Elementbildungsbe­ reich des SOI-Substrates 1 ist der Elektrodenabschnitt 6PA der Gateelektrode 6P auf der oberen Oberfläche der SOI-Schicht 4 ge­ bildet, wobei der Gateoxidfilm 5P dazwischen vorgesehen ist. Der Anschlußabschnitt 6PB der Gateelektrode 6P ist auf dem Elementi­ solationsfilm 9 in dem Elementisolationsbereich des SOI- Substrates 1 gebildet. In dem Elementisolationsbereich ist wei­ ter das Kontaktloch 11P selektiv in der oberen Oberfläche des Zwischenschichtisolierfilmes 10 gebildet, wobei es sich durch den Zwischenschichtisolationsfilm 10 und den Elementisolations­ film 9 zu der oberen Oberfläche der SOI-Schicht 4 erstreckt. Ei­ ne Seitenwand des Anschlußabschnittes 6PB steht in Kontakt mit dem W-Stopfen 21, der das Kontaktloch 11P füllt. Auf dem Teil der oberen Oberfläche des Zwischenschichtisolationsfilmes 10, an dem das Kontaktloch 11P gebildet ist, ist die Al- Verbindungsschicht 23 in Kontakt mit dem W-Stopfen 21 gebildet.
Im Gegensatz zu Fig. 2 ist Fig. 5 eine Querschnittsansicht, die einen anderen Aufbau des DTMOS gemäß der ersten Ausführungs­ form der vorliegenden Erfindung zeigt. Bei dem Aufbau von Fig. 2 erreichen die Bodenoberflächen der entsprechenden Sour­ ce/Drainbereiche 8N, 8P nicht die obere Oberfläche des vergrabe­ nen Oxidfilmes 3. Die Source/Drainbereiche 8N, 8P können jedoch tief so vorgesehen werden, daß ihre Bodenoberflächen die obere Oberfläche des vergrabenen Oxidfilmes 3 wie in Fig. 5 errei­ chen. Solch ein Aufbau verringert die Übergangskapazität, wo­ durch die Betriebsgeschwindigkeit erhöht wird. Dasselbe trifft auf die später beschriebenen zweite bis vierte Ausführungsform zu.
Fig. 6 bis 14 sind Querschnittsansichten, die ein Herstel­ lungsverfahren des in Fig. 1 bis 4 gezeigten DTMOS Schritt für Schritt zeigen, wobei ein NMOS-Transistor als Beispiel ge­ nommen wird. Zuerst wird das Mehrschicht-SOI-Substrat 1 vorbe­ reitet, in dem der vergrabene Oxidfilm 3 ein Siliziumoxidfilm mit einer Dicke von ungefähr 400 nm (4000 Å) und die SOI-Schicht 4 mit einer Dicke von mehreren hundert Nanometern (z. B. 200 nm) (mehrere Tausende Angström- z. B. 2000 Å) in dieser Reihenfolge auf dem Siliziumsubstrat 2 übereinandergestapelt werden (Fig. 6).
Ein Siliziumoxidfilm 15 mit einer Dicke von mehreren 10 Nanome­ ter (z. B. 50 nm) (mehrere Hunderte Angström - z. B. 500 Å) wird auf der oberen Oberfläche der SOI-Schicht 4 gebildet, und ein Sili­ ziumnitridfilm 16 mit einer Dicke von mehreren 100 Nanometern (z. B. 100 nm) (mehrere tausend Angström - z. B. 1000 Å) wird auf dem Siliziumoxidfilm 15 gebildet.
Nachdem ein Resist 18 oberhalb des Elementbildungsbereiches des SOI-Substrates 1 gebildet ist, werden Teile des Siliziumnitrid­ filmes 16 und des Siliziumoxidfilmes 15, an denen das Resist 18 nicht gebildet ist, geätzt zum Freilegen der oberen Oberfläche der SOI-Schicht 4 in dem Elementisolationsbereich des SOI- Substrates 1. Dieser Vorgang erzeugt einen Mehrschichtaufbau mit einem Siliziumoxidfilm 5a, einem Siliziumnitridfilm 17 und dem Resist 18, die in dieser Reihenfolge auf der oberen Oberfläche der SOI-Schicht 4 in dem Elementbildungsbereich des SOI- Substrates 1 gestapelt sind (Fig. 8).
Nach Entfernen des Resist 18 wird die offenliegende obere Ober­ fläche der SOI-Schicht 4 thermisch in den Elementisolationsfilm 9 oxidiert, der ein Siliziumoxidfilm mit einer Dicke von unge­ fähr 100 nm (1000 Å) ist (Fig. 9). Wie in Fig. 9 gezeigt ist, erreicht die Bodenoberfläche des Elementisolationsfilmes 9 nicht die obere Oberfläche des vergrabenen Oxidfilmes 3, und die SOI- Schicht 4 besteht dazwischen.
Nach dem Entfernen des Siliziumnitridfilmes 17 werden Ionen in die obere Oberfläche der SOI-Schicht 4 zum Bilden eines Kanalbe­ reiches implantiert. Für NMOS-Transistoren werden Bor-(B)Ionen mit 20 bis 50 keV mit einer Dosierung von 1 × 1012 bis 1 × 1013 cm-2 implantiert. Für PMOS-Transistoren werden Arsen-(As)Ionen mit 100 bis 160 keV mit einer Dosierung von 1 × 1012 bis 1 × 1013 cm-2 im­ plantiert. Hierauf folgend wird der Siliziumoxidfilm 5a ent­ fernt, und ein Gateoxidfilm 5, der ein Siliziumoxidfilm ist mit einer Dicke von einigen Nanometern (z. B. 5 nm) (einige zehn Ang­ ström - z. B. 50 Å), wird durch thermische Oxidation auf der obe­ ren Oberfläche der SOI-Schicht 4 in dem Elementbildungsbereich des SOI-Substrates 1 gebildet. Weiter wird ein Polysiliziumfilm 19 mit der Dicke von einigen hundert Nanometern (z. B. 200 nm) (einige tausend Angström - z. B. 2000 Å) durch CVD auf der gesam­ ten Oberfläche gebildet (Fig. 10).
Durch Bemustern des Polysiliziumfilmes 19 wird eine Gateelektro­ de 6 über der oberen Oberfläche des Gateoxidfilmes 5 gebildet, wobei sich ihre Seitenenden zu der oberen Oberfläche des Elemen­ tisolationsfilmes 9 erstrecken (Fig. 11).
Mit der Gateelektrode 6 und dem Elementisolationsfilm 9 als Mas­ ken werden As-Ionen in die obere Oberfläche der SOI-Schicht 4 mit zum Beispiel 10 bis 50 keV und einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Für PMOS-Transistoren werden B- oder BF2- Ionen mit 10 bis 50 keV bei einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Dieser Vorgang erzeugt Sour­ ce/Drainbereiche 8 in der oberen Oberfläche der SOI-Schicht 4. Weiter wird der Zwischenschichtisolierfilm 10, der ein Siliziu­ moxidfilm mit einer Dicke von ungefähr 1000 nm (10000 Å) ist, durch CVD gebildet (Fig. 12).
Auf der oberen Oberfläche des Zwischenschichtisolierfilmes 10 wird ein Resist 20 gebildet, der ein Öffnungsmuster oberhalb des Seitenendes der Gateelektrode 6 aufweist. Mit dem Resist 20 als Maske werden der Zwischenschichtisolierfilm 10 und der Elementi­ solationsfilm 9 durch anisotropes Trockenätzen mit einer hohen Ätzrate in der Tiefenrichtung des SOI-Substrates 1 entfernt. Dieses erzeugt ein Kontaktloch 11 und legt die obere Oberfläche der SOI-Schicht 4 frei. Durch Ätzen des Polysiliziumfilmes und des Siliziumoxidfilmes mit hoher Selektivität ist es möglich, das Seitenende der Gateelektrode 6 in dem Kontaktloch 11 freizu­ legen (Fig. 13).
Nach dem Entfernen des Resist 20 wird das Kontaktloch 11 mit dem W-Stopfen 21 gefüllt (Fig. 14). Dann wird die Al- Verbindungsschicht 23 auf dem Teil der oberen Oberfläche des Zwischenschichtisolierfilmes 10 gebildet, an dem das Kontaktloch 11 gebildet ist. Dieses resultiert in dem in Fig. 3 gezeigten Aufbau.
Bei der zuvor erwähnten Halbleitervorrichtung und dem Herstel­ lungsverfahren desselben gemäß der ersten Ausführungsform nimmt der DTMOS, der ein SOI-Substrat benutzt, Teilisolation als einen Elementisolationsfilm an, worin der Verbindungsabschnitt der Ga­ teelektrode sich über den Elementisolationsfilm erstreckt. Eben­ falls sieht der Leiter, der das Kontaktloch in dem Elementisola­ tionsfilm füllt, elektrische Verbindungen zwischen dem Verbin­ dungsabschnitt der Gateelektrode und der SOI-Schicht (Körperbe­ reich) vor. Ein vergrößerter Abstand zwischen dem Anschlußab­ schnitt der Gateelektrode und dem Körperbereich durch das Vor­ handensein des Elementisolationsfilmes dazwischen verringert die parasitäre Kapazität dazwischen, wodurch eine Verzögerung im Be­ trieb unterdrückt wird.
Weiter verringert die Bildung von Kontaktlöchern in dem Elemen­ tisolationsbereich des SOI-Substrates die Fläche des Elementbil­ dungsbereiches in dem SOI-Substrates um ungefähr die Hälfte ei­ ner vorherigen Halbleitervorrichtung. Da weiterhin das Kontakt­ loch nicht in der Mitte des Verbindungsabschnittes der Gateelek­ trode sondern in Kontakt mit dem Seitenende des Kontaktabschnit­ tes der Gateelektrode gebildet ist, kann die Fläche des Kontakt­ abschnittes der Gateelektrode ebenfalls verringert werden.
Die Annahme der Teilisolation als ein Elementisolationsfilm ver­ einfacht ein Musterlayout im Gegensatz zu der bisherigen voll­ ständigen Isolation. Das heißt, während die vollständige Isola­ tion die Optimierung des Musterlayoutes verlangt, ermöglicht die Teilisolation eine direkte Benutzung des Blocklayouts für SOI.
Zweite Ausführungsform
Fig. 1 ist eine Querschnittsansicht, die einen Aufbau eines DTMOS gemäß einer zweiten Ausführungsform der vorliegenden Er­ findung zeigt. Der DTMOS der zweiten Ausführungsform weist wei­ ter auf der Grundlage des DTMOS der ersten Ausführungsform einen Dotierungsbereich 30 auf, der in dem Teil der oberen Oberfläche der SOI-Schicht 4 gebildet ist, der in Kontakt mit dem Kontakt­ loch 11 steht. Der Dotierungsbereich 30 weist eine höhere Dotie­ rungskonzentration als der andere Teil der SOI-Schicht 4 auf. Wenn die Dotierungskonzentration der SOI-Schicht 4 in dem Ele­ mentbildungsbereich des SOI-Substrates 1 gleich 5 × 1017 cm-3 zum Beispiel ist, ist die des Dotierungsbereiches 30 hoher Konzen­ tration gleich 1 × 1020 cm-3.
Fig. 16 ist eine Querschnittsansicht, die einen Schritt des Herstellungsverfahrens des DTMOS in Fig. 15 zeigt. Zuerst wird ein Aufbau wie in Fig. 13 durch den gleichen Vorgang wie bei der ersten Ausführungsform erhalten. Dann wird ein p+- Dotierungsbereich 30 durch Einführung von Dotierstoff 31 wie As (oder n-Dotierstoffe wie P, BF2 zur Bildung eines n+- Dotierungsbereiches 30) mit dem Resist als Maske in die obere Oberfläche der SOI-Schicht 4 gebildet, die durch die Öffnung des Kontaktloches 11 offenliegt. Nach dem Entfernen des Resist 20 wird das Kontaktloch 11 mit dem W-Stopfen 21 gefüllt, und die Al-Verbindungsschicht 23 wird in dem Teil der oberen Oberfläche des Zwischenschichtisolationsfilmes 10 gebildet, in dem das Kon­ taktloch 11 gebildet ist. Dieses resultiert in dem in Fig. 15 gezeigten Aufbau.
Bei der Halbleitervorrichtung und dem Herstellungsverfahren der­ selben gemäß der zweiten Ausführungsform wird ein Dotierungsbe­ reich hoher Konzentration in der oberen Oberfläche der SOI- Schicht gebildet, die durch die Öffnung des Kontaktloches offen­ liegt. Dieses verringert den Kontaktwiderstand zwischen dem Lei­ ter, der das Kontaktloch füllt, und dem Körperbereich.
Dritte Ausführungsform
Fig. 17 bis 25 sind Querschnittsansichten, die ein Herstel­ lungsverfahren eines DTMOS gemäß einer dritten Ausführungsform der vorliegenden Erfindung Schritt für Schritt zeigen. Zuerst wird ein Aufbau wie in Fig. 8 durch den gleichen Vorgang wie bei der ersten Ausführungsform erhalten. Nach dem Entfernen des Resist 18 mit dem Siliziumnitridfilm 17 als Maske wird die frei­ liegende obere Oberfläche der SOI-Schicht 4 um ungefähr 100 nm (1000 Å) durch anisotropes Trockenätzen mit einer hohen Ätzrate in der Tiefenrichtung des SOI-Substrates 1 entfernt. Dieses er­ zeugt ausgenommene Abschnitte 41 in der oberen Oberfläche der SOI-Schicht 4 in dem Elementisolationsbereich (Fig. 17).
Resultierende offenliegende Oberflächen der SOI-Schicht 4 nach der Bildung der ausgenommenen Abschnitte 41 werden dann ther­ misch zum Bilden eines Siliziumoxidfilmes 42 mit einer Dicke von einigen zehn Nanometern (einigen hundert Angström) oxidiert. Weiter wird ein Siliziumnitridfilm 43 mit einer Dicke von eini­ gen zehn Nanometern (einigen hundert Angström) über der gesamten Oberfläche durch CVD gebildet (Fig. 18).
Dann wird ein Siliziumoxidfilm 44 mit einer Dicke von ungefähr 500 nm (5000 Å) über die Oberfläche durch CVD gebildet (Fig. 19). In dem ein Teil des Bodens des Siliziumnitridfilmes 17 belassen wird, werden der Siliziumoxidfilm 44 und die Siliziumnitridfilme 43, 17 durch CMP zum Planarisieren der Oberfläche poliert (Fig. 20). Der nach dem CMP-Prozeß verbliebene Siliziumoxidfilm 44 dient als Elementisolationsfilm (sogenannte "Teilgrabenisolati­ on").
Nach dem der verbleibende Siliziumnitridfilm 17 durch Naßätzen entfernt wird, werden Ionen in die obere Oberfläche der SOI- Schicht 4 zum Bilden eines Kanalbereiches implantiert. Für NMOS- Transistoren werden B-Ionen mit 20 bis 50 keV mit einer Dosierung von 1 × 1012 bis 1 × 1013 cm-2 implantiert. Für PMOS-Transistoren wer­ den AS-Ionen mit 100 bis 160 keV mit einer Dosierung von 1 × 1012 bis 1 × 1013 cm-2 implantiert. Der Siliziumoxidfilm 40 wird dann durch Naßätzen entfernt, und der Gateoxidfilm 5 mit der Dicke von einigen Nanometern (einigen zehn Angström) wird durch ther­ mische Oxidation auf der offenliegenden oberen Oberfläche der SOI-Schicht 4 gebildet. Danach wird der Polysiliziumfilm 19 mit der Dicke von einigen hundert Nanometern (einige tausend Ang­ ström) über der gesamten Oberfläche durch CVD gebildet (Fig. 21).
Der Polysiliziumfilm 19 wird dann zum Bilden der Gateelektrode 6 bemustert, und Ionen werden zum Bilden der Source/Drainbereiche 8 implantiert. Für NMOS-Transistoren werden As-Ionen mit 10 bis 50 keV mit einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Für PMOS-Transistoren werden B- oder BF2-Ionen mit 10 bis 50 keV mit einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Nach­ dem der Zwischenschichtisolationsfilm 10 und das Resist 20 auf die gleiche Weise wie bei der ersten Ausführungsform gebildet werden, werden der Zwischenschichtisolationsfilm 10 und der Si­ liziumoxidfilm 44 mit dem Resist 20 als Maske trockengeätzt, bis die obere Oberfläche des Siliziumnitridfilmes 43 offenliegt ( Fig. 22). Durch Ätzen des Siliziumoxidfilmes und des Siliziumni­ tridfilmes mit hoher Selektivität kann der Siliziumnitridfilm 43 als Ätzstopper dienen. Das heißt, es ist leicht das Ätzen an ei­ nem Punkt anzuhalten, wenn die obere Oberfläche des Siliziumni­ tridfilmes 43 offenliegt.
Der in dem Vorgang von Fig. 22 offengelegte Siliziumnitridfilm 43 wird dann durch Naßätzen entfernt (Fig. 23). Ebenfalls wird der in dem Vorgang von Fig. 23 offengelegte Siliziumoxidfilm 42 durch Naßätzen entfernt. Diese Vorgänge legen die obere Oberflä­ che der SOI-Schicht 4 frei, wodurch das Kontaktloch 11 fertigge­ stellt wird (Fig. 24). Alternativ kann nach dem Vorgang von Fig. 22 der Siliziumnitridfilm 43 und der Siliziumoxidfilm 42 auf einmal durch Trockenätzen des Siliziumoxidfilmes und des Silizi­ umnitridfilmes mit niedriger Selektivität unter Benutzung des Resist 20 als Maske entfernt werden.
Nach dem Entfernen des Resist 20 wird das Kontaktloch 11 mit dem W-Stopfen 21 gefüllt, und die Al-Verbindungsschicht 23 wird auf dem Teil der oberen Oberfläche des Zwischenschichtisolierfilmes 10 gebildet, an dem das Kontaktloch 11 gebildet ist (Fig. 25).
Bei dem Herstellungsverfahren einer Halbleitervorrichtung nach der dritten Ausführungsform wird ein Siliziumnitridfilm zuvor zwischen dem Elementisolationsfilm und dem Körperbereich vorge­ sehen und als Ätzstopper bei dem Ätzen des Elementisolationsfil­ mes zum Bilden eines Kontaktloches benutzt. Daher erreicht selbst bei einer dünnen SOI-Schicht zwischen der Bodenoberfläche des Elementisolationsfilmes und der oberen Oberfläche des ver­ grabenen Oxidfilmes (einige zehn Nanometer - einige hundert Ang­ ström in dem obigen Fall) das Kontaktloch nicht den vergrabenen Oxidfilm durch die SOI-Schicht. Dieses stellt eine elektrische Verbindung zwischen der Gateelektrode und dem Körperbereich si­ cher.
Weiter erzeugt das anisotrope Trockenätzen in dem Vorgang von Fig. 17 einen ausgenommenen Abschnitt, der dann durch die Bil­ dung des Elementisolationsfilmes gefüllt wird. In Hinblick auf die Elementminiaturisierung gibt diese Vorrichtung nach der dritten Ausführungsform einen beträchtlichen Vorteil im Ver­ gleich mit dem Verfahren der ersten Ausführungsform und dem Her­ stellungsverfahren der vorhandenen Halbleitervorrichtung, bei dem der Elementisolationsfilm durch LOCOS gebildet wird. Das heißt, das Vorhandensein des Bird's beak verhindert eine Verrin­ gerung der effektiven Fläche des Elementbildungsbereiches.
Weiterhin erleichtert die Annahme der Teilgrabenisolation als der Elementisolationsfilm ein Musterlayout im Vergleich mit der früheren vollständigen Isolation. Das heißt, während vollständi­ ge Isolation die Optimierung des Layoutes verlangt, ermöglicht die Teilgrabenisolation eine direkte Benutzung des Blocklayoutes für SOI.
Vierte Ausführungsform
Wie in Fig. 2 gezeigt ist, weist der DTMOS der ersten Ausfüh­ rungsform den NMOS- und den PMOS-Transistor auf, deren Wannen in Kontakt miteinander stehen. Unter der Anlegung einer Spannung zum Bewirken des Betriebes des DTMOS kann daher eine Vor­ wärtsvorspannung über die Wannen angelegt werden, was Leckstrom und Latch-up bewirkt. Die vierte Ausführungsform der vorliegen­ den Erfindung sieht einen DTMOS vor, der das Auftreten solch ei­ nes Leckstromes und Latch-up verhindern kann.
Fig. 26 ist eine Draufsicht, die den Aufbau eines DTMOS gemäß der vierten Ausführungsform zeigt. Hier sind der Zwischenschich­ tisolierfilm 10 und die Al-Verbindungsschicht 13 nicht gezeigt.
Fig. 27 bis 29 sind Querschnittsansichten des DTMOS in Fig. 26, die entlang der Linien Z1-Z1, Z2-Z2 bzw. Z3-Z3 genommen sind. Es wird Bezug genommen auf Fig. 26, Teilisolationsberei­ che sind so vorgesehen, daß sie die Source/Drainbereiche 8N, 8P umgeben, und ein Vollisolationsbereich ist zum Umgeben der Tei­ lisolationsbereiche vorgesehen.
Es wird Bezug genommen auf Fig. 27, die Endabschnitte der Bo­ denoberfläche eines Elementisolationsfilmes 50 erreicht nicht die obere Oberfläche des vergrabenen Oxidfilmes 3, was eine Tei­ lisolation erzielt. Der Mittelabschnitt der Bodenoberfläche des Elementisolationsfilmes 50 erreicht andererseits die obere Ober­ fläche des vergrabenen Oxidfilmes 3, was Vollisolation erzielt. Das heißt, der Elementisolationsfilm 50 weist Teilisolationsab­ schnitte, die Teilisolation erzielen, und einen Vollisolations­ abschnitt, der Vollisolation erzielt, auf. In Fig. 26 sind die Teilisolationsabschnitte des Elementisolationsfilmes 50 in dem Teilisolationsbereich gebildet, und der Vollisolationsabschnitt davon in dem Vollisolationsbereich.
Es wird Bezug genommen auf Fig. 28 und 29, das Kontaktloch 11N, 11P ist in der oberen Oberfläche des Zwischenschichtisola­ tionsfilmes 10 gebildet, geht selektiv durch den Zwischenschich­ tisolationsfilm 10 und den Elementisolationsfilm 50. Anderer­ seits ist der Aufbau der Halbleitervorrichtung der vierten Aus­ führungsform identisch zu dem der ersten Ausführungsform von Fig. 1 bis 4.
Fig. 30 bis 37 sind Querschnittsansichten, die ein Herstel­ lungsverfahren des DTMOS von Fig. 26 bis 29 Schritt um Schritt zeigen.
Zuerst wird der Aufbau wie in Fig. 17 durch den gleichen Vor­ gang wie bei der dritten Ausführungsform erhalten. Dann wird ein Resist in einem Bereich gebildet, der nicht der ist, an dem der Vollisolationsabschnitt des Elementisolationsfilmes 50 zu bilden ist (Fig. 30).
Mit dem Resist 51 als Maske wird die SOI-Schicht 4 durch ani­ sotropes Trockenätzen mit einer hohen Ätzrate in der Tiefenrich­ tung des SOI-Substrates 1 geätzt, bis die obere Oberfläche des vergrabenen Oxidfilmes 3 freiliegt. Dann wird das Resist 51 ent­ fernt (Fig. 31).
Ein Siliziumoxidfilm 52 mit einer Dicke von ungefähr 500 nm (5000 Å) wird über der gesamten Oberfläche durch CVD gebildet (Fig. 32). In dem ein Teil des Bodens des Siliziumnitridfilmes 17 belassen wird, werden der Siliziumoxidfilm 52 und der Silizi­ umnitridfilm 17 durch CMP zum Planarisieren der Oberfläche po­ liert. Dieser Vorgang erzeugt den Elementisolationsfilm 50 mit den Teilisolationsabschnitten und dem Vollisolationsabschnitt (Fig. 33).
Nach dem Entfernen des verbleibenden Siliziumnitridfilmes 17 werden Ionen zum Bilden eines Kanalbereiches implantiert. Für NMOS-Transistoren werden B-Ionen mit 20 bis 50 keV mit einer Do­ sierung von 1 × 1012 bis 1 × 1013 cm-2 implantiert. Für PMOS- Transistoren werden As-Ionen mit 100 bis 160 keV mit einer Dosie­ rung von 1 × 1012 bis 1 × 1013 cm-2 implantiert. Der Siliziumoxidfilm 40 wird dann entfernt und der Gateoxidfilm 5 wird durch thermi­ sche Oxidation gebildet. Danach wird der Polysiliziumfilm 19 über der gesamten Oberfläche durch CVD gebildet (Fig. 34).
Der Polysiliziumfilm 19 wird dann bemustert zum Bilden der Ga­ teelektrode 6, und Ionen werden zum Bilden der Sour­ ce/Drainbereiche 8 implantiert. Für NMOS-Transistoren werden As- Ionen mit 10 bis 50 keV mit einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Für PMOS-Transistoren werden B- oder BF2- Ionen mit 10 bis 50 keV mit einer Dosierung von 1 × 1015 bis 5 × 1015 cm-2 implantiert. Der Zwischenschichtisolationsfilm 10 wird dann über der gesamten Oberfläche durch CVD gebildet (Fig. 35).
Nachdem das Resist 20 auf dem Zwischenschichtisolationsfilm 10 gebildet ist, werden der Zwischenschichtisolationsfilm 10 und der Elementisolationsfilm 50 trockengeätzt mit dem Resist 20 als Maske, bis die obere Oberfläche der SOI-Schicht 4 offenliegt (Fig. 36). Das Resist 20 wird dann entfernt und das Kontaktloch 11 mit dem W-Stopfen 21 gefüllt.
Hierauf folgend wird die Al-Verbindungsschicht 23 auf dem Teil der oberen Oberfläche des Zwischenschichtisolationsfilmes 10 ge­ bildet, an dem das Kontaktloch 11 gebildet ist. Dieses resul­ tiert in dem in Fig. 28 gezeigten Aufbau.
Nach dem Erhalten des Aufbaues von Fig. 36 kann ein Dotierungs­ bereich 30 hoher Konzentration vom p+-Typ gebildet werden, wie bei der zweiten Ausführungsform, indem Dotierstoff 31 wie As (n- Dotierstoff wie B, BF2 für die Bildung eines Dotierungsbereich 30 hoher Konzentration vom n+-Typ) in die obere Oberfläche der SOI-Schicht 4 eingeführt wird, die durch das Öffnen des Kontakt­ loches 11 offenliegt, in dem das Resist 20 als Maske benutzt wird (Fig. 37).
Weiter kann wie bei der dritten Ausführungsform ein Siliziumni­ tridfilm zuvor zwischen dem Elementisolationsfilm 15 und der SOI-Schicht 4 vorgesehen werden, die als Ätzstopper bei dem Ät­ zen des Elementisolationsfilmes 50 zum Bilden des Kontaktloches 11 benutzt wird.
Bei der Halbleitervorrichtung und dem Herstellungsverfahren der­ selben gemäß der vierten Ausführungsform sieht der Vollisolati­ onsabschnitt des Elementisolationsfilmes eine vollständige elek­ trische Isolation zwischen dem NMOS- und dem PMOS-Transistor vor. Dieses verhindert geeignet das Auftreten eines Leckstromes und eines Latch-up in dem Betrieb des DTMOS.
Fig. 38 ist eine Draufsicht eines anderen Aufbaues des DTMOS gemäß einer Variante der vierten Ausführungsform. Hier sind der Zwischenschichtisolationsfilm 10 und die Al-Verbindungsschicht 23 nicht gezeigt. Fig. 39 bis 41 sind Querschnittsansichten des DTMOS in Fig. 38, die entlang der Linien K1-K1, K2-K2 bzw. K3-K3 genommen sind. Es wird Bezug genommen auf Fig. 38, ein Vollisolationsbereich ist zum Umgeben der Source/Drainbereiche 8N, 8P vorgesehen, und Teilisolationsbereiche sind nur um die Kontaktlöcher 11N und 11P vorgesehen.
Es wird Bezug genommen auf Fig. 39, wie der Elementisolations­ film 50 weist ein Elementisolationsfilm 60 Teilisolationsab­ schnitte und einen Vollisolationsabschnitt auf, der zwischen dem NMOS- und PMOS-Transistor vorgesehen ist.
Es wird Bezug genommen auf Fig. 40 und 41, die Kontaktlöcher 11N und 11P sind in der oberen Oberfläche des Zwischenschichti­ solationsfilmes 10 gebildet, gehen selektiv durch den Zwischen­ schichtisolationsfilm 10 und den Elementisolationsfilm 60 und erreichen die Bodenoberfläche der entsprechenden Teilisolations­ abschnitte des Elementisolationsfilmes 60.
Der DTMOS in Fig. 38 bis 41 kann durch denselben Vorgang wie bei Fig. 30 bis 37 durch Modifizieren des Öffnungsmusters des Resist 51 in dem Vorgang von Fig. 30 hergestellt werden.
Bei der Halbleitervorrichtung gemäß der Varianten der vierten Ausführungsform ist ungleich dem Aufbau von Fig. 26 nur der Vollisolationsabschnitt des Elementisolationsfilmes zwischen dem NMOS- und PMOS-Transistor vorhanden. Dieses erzielt eine Verrin­ gerung der Vorrichtungsabmessung als auch die zuvor erwähnten Wirkungen.

Claims (13)

1. Halbleitervorrichtung mit:
einem SOI-Substrat (1) mit einem Mehrschichtaufbau mit einem Halbleitersubstrat (2), einer Isolierschicht (3) und einer Halb­ leiterschicht (4), die in dieser Reihenfolge übereinander gesta­ pelt sind;
einem ersten Elementisolationsfilm (9, 44, 50, 60), der in einer oberen Oberfläche der Halbleiterschicht (4) bis zu einer vorbe­ stimmten Tiefe, die nicht die obere Oberfläche der Isolier­ schicht (3) erreicht, in einem Elementisolationsbereich des SOI- Substrates (1) gebildet ist;
einem Gateisolationsfilm (5N, 5P), der auf der oberen Oberfläche der Halbleiterschicht (4) in einem Elementbildungsbereich des SOI-Substrates (1) gebildet ist;
einer Gateelektrode (6N, 6P), die auf dem Gateisolationsfilm (5N, 5P) und dem ersten Elementisolationsfilm (9, 44, 50, 60) gebildet ist;
einem Zwischenschichtisolationsfilm (10), der auf der Gateelek­ trode (6N, 6P) und dem ersten Elementisolationsfilm (9, 44, 50, 60) gebildet ist; und
einem mit einem Leiter (21) gefüllten Kontaktloch (11N, 11P), das selektiv in einer oberen Oberfläche des Zwischenschichtiso­ lationsfilmes (10) gebildet ist, sich durch den Zwischenschich­ tisolationsfilm (10) und den ersten Elementisolationsfilm (9, 44, 50, 60) zu der oberen Oberfläche der Halbleiterschicht (4) in dem Elementisolationsbereich des SOI-Substrates (1) er­ streckt, wobei der Leiter (21) in Kontakt mit der Gateelektrode (6N, 6P) auf dem ersten Elementisolationsfilm (9, 44, 50, 60) steht.
2. Halbleitervorrichtung nach Anspruch 1,
bei der die Gateelektrode (6N, 6P) so gebildet ist, daß ihre Seitenwand auf dem ersten Elementisolationsfilm (9, 44, 50, 60) liegt; und
der Leiter (21) in Kontakt mit der Seitenwand der Gateelektrode (6N, 6P) steht.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, mit einem Dotierungsbereich (30), der in dem Teil der oberen Ober­ fläche der Halbleiterschicht (4) gebildet ist, der in Kontakt mit dem Kontaktloch (11N, 11P) steht, wobei der Dotierungsbereich (30) eine höhere Dotierungskonzen­ tration als die Halbleiterschicht (4) aufweist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3 mit einer Mehrzahl von Halbleitervorrichtungen und weiter mit: einem zweiten Elementisolationsfilm (50, 60), der sich von der oberen Oberfläche der Halbleiterschicht (4) zu der oberen Ober­ fläche der isolierenden Schicht zwischen benachbarten der Halb­ leitervorrichtungen erstreckt.
5. Halbleitervorrichtung nach Anspruch 4, mit:
Source/Drainbereichen (8N, 8P), die in dem Teil der oberen Ober­ fläche der Halbleiterschicht (4), in dem die Gateelektrode (6N, 6P) nicht gebildet ist, in dem Elementisolationsbereich des SOI- Substrates (1) gebildet sind,
worin der erste Elementisolationsfilm (50) so vorgesehen ist, daß seine obere Oberfläche die oberen Oberflächen der Sour­ ce/Drainbereiche (8N, 8P) umgibt; und
worin der zweite Elementisolationsfilm (50) so vorgesehen ist, daß seine obere Oberfläche die obere Oberfläche des ersten Ele­ mentisolationsfilmes umgibt.
6. Halbleitervorrichtung nach Anspruch 4, mit:
Source/Drainbereichen (8N, 8P), die in dem Teil der oberen Ober­ fläche der Halbleiterschicht (4), in dem die Gateelektrode (6N, 6P) nicht gebildet ist, in dem Elementisolationsbereich des SOI- Substrates (1) gebildet sind;
worin der erste Elementisolationsfilm (60) nur um das Kontakt­ loch (11N, 11P) vorgesehen ist; und
worin der zweite Elementisolationsfilm (60) so gebildet ist, daß seine obere Oberfläche die oberen Oberflächen der Sour­ ce/Drainbereiche (8N, 8P) umgibt.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, mit:
Source/Drainbereichen (8N, 8P), die in dem Teil der oberen Ober­ fläche der Halbleiterschicht (4), in dem die Gateelektrode (6N, 6P) nicht gebildet ist, in dem Elementisolationsbereich des SOI- Substrates (1) gebildet sind, wobei die Source/Drainbereiche (8N, 8P) jeweils Bodenoberflächen aufweisen, die die obere Ober­ fläche der isolierenden Schicht erreichen.
8. Herstellungsverfahren einer Halbleitervorrichtung, mit den Schritten:
  • a) Vorbereiten eines SOI-Substrates (1) mit einem Mehrschicht­ aufbau mit einem Halbleitersubstrat (2), einer isolierenden Schicht (3) und einer Halbleiterschicht (4), die in dieser Rei­ henfolge übereinander gestapelt werden;
  • b) Bilden eines ersten Elementisolationsfilmes (9, 44, 50, 60) in einer oberen Oberfläche der Halbleiterschicht (4) bis zu ei­ ner vorbestimmten Tiefe, die nicht eine obere Oberfläche der isolierenden Schicht (3) erreicht, in einem Elementisolationsbe­ reich des SOI-Substrates (1);
  • c) Bilden eines Gateisolationsfilmes (5) auf der oberen Ober­ fläche der Halbleiterschicht (4) in einem Elementbildungsbereich des SOI-Substrates (1);
  • d) Bilden einer Gateelektrode (6) auf dem Gateisolationsfilm (4) und dem ersten Elementisolationsfilm (9, 44, 50, 60);
  • e) Bilden eines Zwischenschichtisolationsfilmes (10) auf der Gateelektrode (6) und dem ersten Elementisolationsfilm (9, 44, 50, 60);
  • f) selektives Bilden eines Kontaktloches (11) in einer oberen Oberfläche des Zwischenschichtisolationsfilmes (10), das sich durch den ersten Elementisolationsfilm (9, 44, 50, 60) zu der oberen Oberfläche der Halbleiterschicht (4) in dem Elementisola­ tionsbereich des SOI-Substrates (1) erstreckt, wobei das Kon­ taktloch (11) in Kontakt mit der Gateelektrode (6) auf dem er­ sten Elementisolationsfilm (9, 44, 50, 60) steht; und
  • g) Füllen des Kontaktloches (11) mit einem Leiter (21).
9. Verfahren nach Anspruch 8, mit den Schritten:
  • a) zwischen den Schritten (f) und (g) Bilden eines Dotierungs­ bereiches (30)- mit einer höheren Dotierungskonzentration als die Halbleiterschicht (4) durch Einführen von Dotierungsstoff in die obere Oberfläche der Halbleiterschicht (4) durch das Kontaktloch (11).
10. Verfahren nach Anspruch 8 oder 9, mit den Schritten:
  • a) vor dem Schritt (f) Bilden eines Isolationsfilmes (43) zwi­ schen einer Bodenoberfläche des ersten Elementisolationsfilmes (44) und der oberen Oberfläche der Halbleiterschicht (4), wobei der Isolationsfilm (43) aus einem Material unterschiedlich zu dem des ersten Elementisolationsfilmes (44) gemacht ist;
worin der Schritt (f) die Schritte aufweist:
  • 1. (f-1) selektives Entfernen des Zwischenschichtisolationsfilmes (10) und des ersten Elementisolationsfilmes (44) unter Benutzung des Isolationsfilmes (43) als Ätzstopper; und
  • 2. (f-2) Entfernen des in dem Schritt (f-1) offengelegten Isolati­ onsfilmes.
11. Verfahren nach Anspruch 10, bei dem der erste Elementiso­ lationsfilm (44) und der Zwischenschichtisolationsfilm (10) aus Siliziumoxidfilmen gebildet werden und der Isolationsfilm (43) aus einem Siliziumnitridfilm gebildet wird.
12. Verfahren nach einem der Ansprüche 8 bis 11, bei dem der Schritt (b) die Schritte aufweist:
  • 1. (b-1) Bilden eines ausgenommenen Abschnittes (41) durch Entfer­ nen der oberen Oberfläche der Halbleiterschicht (4) in dem Ele­ mentisolationsbereich durch anisotropes Ätzen mit einer hohen Ätzrate in einer Tiefenrichtung des SOI-Substrates (1); und
  • 2. (b-2) Bilden des ersten Elementisolationsfilmes (44) zum Füllen des ausgenommenen Abschnittes (41).
13. Verfahren nach einem der Ansprüche 8 bis 12, bei dem die Halbleitervorrichtung eine Mehrzahl von Halbleiter­ vorrichtungen aufweist und das Verfahren die Schritte aufweist:
  • a) Bilden eines zweiten Elementisolationsfilmes (50), der sich von der oberen Oberfläche der Halbleiterschicht (4) zu der obe­ ren Oberfläche der isolierenden Schicht erstreckt, zwischen be­ nachbarten der Halbleitervorrichtungen;
worin die Schritte (b) und (j) ausgeführt werden durch die Schritte:
  • 1. (x-1) Bilden eines ersten ausgenommenen Abschnittes durch Ent­ fernen der oberen Oberfläche der Halbleiterschicht (4) in dem Elementisolationsbereich bis zu einer Tiefe, die nicht die obere Oberfläche der isolierenden Schicht (3) erreicht;
  • 2. (x-2) Bilden eines zweiten ausgenommenen Abschnittes, der die obere Oberfläche der isolierenden Schicht (3) erreicht, durch selektives Entfernen einer Bodenoberfläche des ersten ausgenom­ menen Abschnittes; und
  • 3. (x-3) Füllen des ersten und des zweiten ausgenommenen Abschnit­ tes mit Isolationsfilmen (52).
DE10043183A 1999-09-03 2000-09-01 Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung Ceased DE10043183A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25047599A JP2001077368A (ja) 1999-09-03 1999-09-03 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
DE10043183A1 true DE10043183A1 (de) 2001-04-12

Family

ID=17208415

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10043183A Ceased DE10043183A1 (de) 1999-09-03 2000-09-01 Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung

Country Status (4)

Country Link
US (2) US6252280B1 (de)
JP (1) JP2001077368A (de)
KR (1) KR100340395B1 (de)
DE (1) DE10043183A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6444432B1 (en) * 1997-06-13 2002-09-03 Alan M. Kleinfeld Method of detection of cardiac ischemia using fatty acid binding protein
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
JP3716406B2 (ja) * 2000-02-08 2005-11-16 富士通株式会社 絶縁ゲート型半導体装置及びその製造方法
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4988086B2 (ja) * 2000-06-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法並びに抵抗器及び半導体素子
JP2002033484A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
JP3990858B2 (ja) * 2000-07-31 2007-10-17 株式会社東芝 半導体装置
JP2002185011A (ja) * 2000-12-19 2002-06-28 Seiko Epson Corp 半導体装置
TWI264818B (en) 2001-04-03 2006-10-21 Matsushita Electric Ind Co Ltd Semiconductor device and its production method
JP2002299633A (ja) * 2001-04-03 2002-10-11 Sony Corp 電界効果型トランジスタ
JP2003318405A (ja) 2002-04-25 2003-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7196369B2 (en) * 2002-07-15 2007-03-27 Macronix International Co., Ltd. Plasma damage protection circuit for a semiconductor device
JP4294935B2 (ja) 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP4154578B2 (ja) * 2002-12-06 2008-09-24 日本電気株式会社 半導体装置及びその製造方法
US6905919B2 (en) * 2003-07-29 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension
KR100706737B1 (ko) * 2003-08-28 2007-04-12 가부시끼가이샤 르네사스 테크놀로지 반도체 기억 장치 및 그 제조 방법
JP2006049784A (ja) * 2003-08-28 2006-02-16 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP2006054430A (ja) * 2004-07-12 2006-02-23 Renesas Technology Corp 半導体装置
KR100629264B1 (ko) 2004-07-23 2006-09-29 삼성전자주식회사 게이트 관통 바디 콘택을 갖는 반도체소자 및 그 제조방법
JP2006066691A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
US7170816B2 (en) * 2004-12-16 2007-01-30 Macronix International Co., Ltd. Method and apparatus for passing charge from word lines during manufacture
JP5270876B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
US7964897B2 (en) * 2008-07-22 2011-06-21 Honeywell International Inc. Direct contact to area efficient body tie process flow
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
FR3069373A1 (fr) * 2017-07-19 2019-01-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistors double grilles optimises et procede de fabrication
US10546929B2 (en) 2017-07-19 2020-01-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Optimized double-gate transistors and fabricating process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
JPH0969610A (ja) * 1995-08-31 1997-03-11 Hitachi Ltd 集積半導体装置およびその製造方法
US5753955A (en) * 1996-12-19 1998-05-19 Honeywell Inc. MOS device having a gate to body connection with a body injection current limiting feature for use on silicon on insulator substrates
TW362258B (en) * 1998-03-20 1999-06-21 United Microelectronics Corp Silicon trench contact structure on the insulation layer
US6080612A (en) * 1998-05-20 2000-06-27 Sharp Laboratories Of America, Inc. Method of forming an ultra-thin SOI electrostatic discharge protection device
US6159807A (en) * 1998-09-21 2000-12-12 International Business Machines Corporation Self-aligned dynamic threshold CMOS device

Also Published As

Publication number Publication date
JP2001077368A (ja) 2001-03-23
US6337230B2 (en) 2002-01-08
US6252280B1 (en) 2001-06-26
KR100340395B1 (ko) 2002-06-15
US20010029067A1 (en) 2001-10-11
KR20010030243A (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
DE10043183A1 (de) Halbleitervorrichtung und Herstellungsvorrichtung von einer Halbleitervorrichtung
DE10107125B4 (de) Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE2502235C2 (de)
DE102005010944B4 (de) Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE19929684B4 (de) Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE10054109C2 (de) Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
DE69930894T2 (de) Elektrisch isolierte Halbleiter-Anordnungen
DE102010029533B3 (de) Selektive Größenreduzierung von Kontaktelementen in einem Halbleiterbauelement
DE19808168A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE10235986A1 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
EP1770784A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE19860505A1 (de) ESD-Schutzschaltung und Verfahren zu deren Herstellung
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE102013108147A1 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102013202739A1 (de) SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung
DE1589687C3 (de) Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung
DE19520958A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102014110450B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE19654280A1 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE10041748A1 (de) SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection