DE19654280A1 - Halbleitereinrichtung und Verfahren zu deren Herstellung - Google Patents

Halbleitereinrichtung und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung gemäß dem Patentanspruch 1 und insbesondere einen Metall-Oxid-Halbleiter("MOS")-Transistor, der auf einem Silicium-Auf-Isolator("SOI")-Wafer ausgebildet ist, der einen Effekt mit einem potentialfreien Substrat bzw. einem ungeerdeten Substrat verhindert, und ein Verfahren gemäß dem Patent­ anspruch 10, zu dessen Herstellung.
Im allgemeinen weisen die SOI-Wafer bzw. -Scheiben den Vorteil auf, eine RC-Verzögerung aufgrund einer parasitären Kapazität und eines Leckstromes der Halbleitereinrichtungen zu verhindern und folglich wird er als Substrat für Hochgeschwindigkeitshalbleitereinrichtungen mit einer geringen Betriebsleistung zur Verfügung gestellt.
Es gibt zwei Verfahren zur Herstellung der SOI-Wafer, ein Verfahren zur Trennung durch Sauerstoffimplantation ("SIMOX-Verfahren") und ein Verbindungsverfahren. Bei dem SIMOX-Verfahren werden Sauerstoffionen in ein Si-Substrat implantiert, um einen SOI-Wafer auszubilden. Bei dem Verbindungsverfahren wird das Einrichtungssubstrat, auf dem ein Isolator ausgebildet ist, mit einem Handhabungs- bzw. Trägersubstrat verbunden, und das Einrichtungssubstrat wird dünn geschliffen bzw. gedünnt, um den SOI-Wafer auszu­ bilden.
Wie in Fig. 3 gezeigt, wird ein SOI-Substrat 100 zur Verfügung gestellt, das ein Handha­ bungs- bzw. Trägersubstrat 1, eine Isolierschicht 2 und eine Si-Schicht 3, auf der ein MOS-Transistor auszubilden ist, aufweist. Hierin ist die Si-Schicht 3 mit Verunreinigungsionen eines ersten Leitfähigkeitstyps dotiert und ist mit einer Dicke von 300 bis 1500 Å ausgebildet, um ein Durchstoßen bzw. Durchlöchern und einen Kurzschlußkanaleffekt bei einem MOS-Transistor zu vermeiden, der auf der Si-Schicht 3 ausgebildet wird. Ein Feldoxid 4 wird an dem vorbestimmten Abschnitt der Si-Schicht 3 durch ein herkömmliches LOCOS-Verfahren ausgebildet, um einen aktiven Bereich festzulegen. Da der Boden bzw. der Grund des Feldoxides 4 in Kontakt zu der Isolationsschicht 2 ist, wird der aktive Bereich, in dem der MOS-Transistor ausgebildet wird, vollständig getrennt.
Als nächstes werden ein Gateoxid 5 und eine Polysiliciumschicht über dem SOI-Wafer 100 ausgebildet und dann strukturiert, um eine Gateelektrode 6 auszubilden. Verunreinigungs­ ionen eines zweiten Leitfähigkeitstypes werden in die Si-Schicht 3 implantiert, um Source/Drainbereiche 7 zwischen der Gateelektrode 6 und dem Feldoxid 4 auszubilden. Hierin werden, da die Grundbereiche der Source/Drainbereiche 6 in Kontakt bzw. Berührung zu der Isolationsschicht 2 sind, die Kontaktkapazität und Leckströme nicht auftreten. Eine Zwischenisolationsschicht 8 wird dann über der sich ergebenden Struktur mit der vorbestimmten Dicke ausgebildet und dann geätzt, um die Source/Drainbereiche 7 freizulegen. Als nächstes wird eine Metallzwischenverbindung 9 ausgebildet, um mit den freigelegten Source/Drainbereichen 7 in Berührung zu kommen.
Jedoch wird in dem Fall, in dem die Si-Schicht, in der ein MOS-Transistor ausgebildet ist, eine dünne Dicke hat, wenn ein Kanalbereich vollkommen verarmt ist, das Potential des Kanalbereiches in dem MOS-Transistor nach Fig. 3 höher, als das eines herkömmlichen MOS-Transistors. Auch wird die Potentialbarriere zwischen den Source/Drainbereichen und einem Kanalbereich gering und Löcher, die durch Beeinflussungsionen in dem Verarmungs­ bereich des Drainbereiches erzeugt werden, werden zeitweise in den Kanalbereich ein­ bezogen. Die einbezogenen Löcher steigern die Potentialhöhe in dem Kanalbereich. Deshalb werden Elektronen von dem Sourcebereich schnell in den Kanalbereich injiziert, was zu einem potentialfreien bzw. ungeerdeten Effekt im Substrat führt, wobei sich eine Standfestig­ keitsspannung zwischen den Source/Drainbereichen etwas verringert.
Es ist eine Aufgabe der vorliegenden Erfindung, den oben aufgezeigten Nachteilen des Standes der Technik wenigstens teilweise Abhilfe zu verschaffen und insbesondere einen Halbleiter und ein Verfahren zu dessen Herstellung zur Verfügung zu stellen, wobei ein Körperelektrodenbereich ausgebildet wird, um eine Potentialfreiheit bzw. einen ungeerdeten oder potentialfreien Zustand zu verhindern, der in einem SOI-Wafer erzeugt wird, ohne den Integrationsgrad zu verringern.
Gemäß einer Ausführungsform wird eine Halbleitereinrichtung zur Verfügung gestellt, die folgende Merkmale aufweist: ein SOI-Substrat, das ein Si-Substrat, eine Isolationsschicht und eine Si-Schicht, die einen ersten Leitfähigkeitstyp hat, der auf dem Si-Substrat ausgebildet ist, und eine Leitungsschicht enthält, die zwischen der Si-Schicht und der Isolationsschicht ausgebildet ist; ein Feldoxid, das in der Si-Schicht ausgebildet ist, um die Si-Schicht zu einem ersten aktiven Bereich und einem zweiten aktiven Bereich festzulegen; eine Gateelektrode, die auf der Si-Schicht des ersten aktiven Bereiches ausgebildet ist; Source/Drainbereiche, die einen zweiten Leitfähigkeitstyp haben, der in der Si-Schicht an den beiden Seiten der Gateelektrode ausgebildet ist; und einen Körper- bzw. Trägerkörper­ elektrodenbereich, der einen vorbestimmten Leitfähigkeitstyp hat, der in der Si-Schicht des zweiten aktiven Bereiches ausgebildet ist, um in Kontakt zu der Si-Schicht über die Leitungs­ schicht ist.
Zusätzlich wird auch ein Verfahren zur Herstellung eines SOI-Substrates zur Verfügung gestellt, das die folgenden Schritte umfaßt: ein Handhabungs- bzw. Trägersubstrat wird vorgesehen, wo eine erste Oxidschicht ausgebildet ist; ein Einrichtungssubstrat wird vor­ gesehen, wo ein Feldoxid ausgebildet ist, um einen ersten aktiven Bereich und einen zweiten aktiven Bereich festzulegen; eine erste Isolationsschicht wird über dem Einrichtungssubstrat ausgebildet, um einen vorbestimmten Abschnitt des Einrichtungssubstrates in dem ersten aktiven Bereich und einen vorbestimmten Abschnitt in dem Einrichtungssubstrat in dem zweiten aktiven Bereich freizulegen; eine Leitungsschicht, die einen vorbestimmten Leit­ fähigkeitstyp hat, wird über der ersten Isolationsschicht ausgebildet, um in Kontakt mit den freigelegten Abschnitten des Einrichtungssubstrates in dem ersten und dem zweiten aktiven Bereich gebracht zu werden; eine zweite Oxidschicht wird auf der Leitungsschicht ausge­ bildet; Kontaktoberflächen der ersten Oxidschicht des Handhabungs- bzw. Trägersubstrates und des zweiten Oxides des Einrichtungssubstrates werden in Berührung gebracht, um das Einrichtungssubstrat und das Handhabungs- bzw. Trägersubstrat zu verbinden; das Ein­ richtungssubstrat wird geätzt, um eine Si-Schicht zu bilden, wodurch die Silicium-Auf-Halbleiter-Struktur, die das Handhabungs- bzw. Trägersubstrat, die Si-Schicht und eine zweite Isolationsschicht, die die erste Oxidschicht und die zweite Oxidschicht zwischen dem Handhabungs- bzw. Trägersubstrat der Si-Schicht enthält, umfaßt, ausgebildet wird; die Si-Schicht wird mit Verunreinigungsionen eines ersten Leitungstypes dotiert; eine Gateelektrode wird über dem freigelegten Abschnitt des Einrichtungssubstrates ausgebildet, das in Kontakt zu der Leitungsschicht in dem ersten aktiven Bereich steht; und Verunreinigungsionen eines zweiten Leitfähigkeitstypes werden in die Si-Schicht implantiert, um Source/Drainbereiche an beiden Seiten der Gateelektrode in dem ersten aktiven Bereich auszubilden und um einen körperelektrodenbereich in dem zweiten aktiven Bereich auszubilden, wobei die Source/Drainbereiche mit bzw. zu der leitenden Schicht durch die erste Isolationsschicht getrennt sind und der Körperelektrodenbereich in Kontakt zu der Si-Schicht zwischen den Source/Drainbereichen über die Leitungsschicht steht.
Die Aufgaben und Merkmale der Erfindung können unter Bezug auf die folgende im ein­ zelnen dargelegte Beschreibung, die beigefügten Ansprüche und die anliegenden Darstel­ lungen besser verstanden werden, in denen:
Fig. 1 eine querschnittliche Ansicht eines MOS-Transistors ist, der auf dem SOI-Wafer gemäß einer Ausführungsform der vorlie­ genden Erfindung ausgebildet ist;
Fig. 2A bis 2D querschnittliche Ansichten sind, die ein Verfahren zur Her­ stellung eines MOS-Transistors auf einem SOI-Wafer gemäß einer Ausführungsform der vorliegenden Erfindung darstellen; und
Fig. 3 ein querschnittliche Ansicht eines MOS-Transistors ist, der auf dem SOI-Wafer nach dem Stand der Technik ausgebildet ist.
Bezugnehmend auf Fig. 1 wird gemäß einer Ausführungsform der vorliegenden Erfindung ein SOI-Wafer 200 zur Verfügung gestellt, der ein Si-Handhabungs- bzw. Trägersubstrat 10, eine Isolierschicht 20, die aus einer Oxidschicht hergestellt ist, die auf dem Si-Trägersubstrat 10 ausgebildet ist, und eine Si-Schicht 14 aufweist, wo ein MOS-Transistor gebildet werden soll. Ein Feldoxid 31 wird in einem vorbestimmten Abschnitt der Si-Schicht 14 des Si-Trägersubstrates 10 hergestellt, um einen ersten aktiven Bereich AA, indem ein MOS-Transistor ausgebildet werden soll, und einen zweiten aktiven Bereich BB festzulegen, in dem ein Körperelektrodenbereich ausgebildet werden soll. Hierin wird die Si-Schicht, in der der erste aktive Bereich AA und der zweite aktive Bereich BB festgelegt sind, mit Ver­ unreinigungsionen eines ersten Leitfähigkeitstypes, wie etwa N-Typ-Verunreinigungsionen oder Verunreinigungsionen vom P-Typ dotiert.
Ein Gateoxid 41 und eine Gateelektrode 42 werden auf dem ersten aktiven Bereich AA in der Si-Schicht ausgebildet. Source/Drainbereiche 43A und 43B, die einen zweiten Leitfähig­ keitstyp haben, werden an beiden Seiten der Gateelektrode 42 in dem ersten aktiven Bereich AA ausgebildet, und der Körper- bzw. Trägerkörperelektrodenbereich 43C, der einen zweiten Leitfähigkeitstyp hat, wird in dem zweiten aktiven Bereich BB ausgebildet. Zu dieser Zeit sind die Source/Drainbereiche 43A und 43B vom P-Typ, wenn die Si-Schicht vom N-Typ ist. Andererseits sind die Source/Drainbereiche vom N-Typ, wenn die Si-Schicht vom P-Typ ist.
Eine Leitungsschicht 33 wird zwischen der Si-Schicht 40 und der Isolationsschicht 20 ausgebildet, um mit bzw. vom Si-Handhabungs- bzw. Trägersubstrat 10 durch die Isolations­ schicht 20 getrennt zu sein. Zusätzlich ist die Leitungsschicht 33 mit den Source/Drainbereichen 43A und 43B durch ein Oxid 32 getrennt, das unter den Source/Drainbereichen 43A und 43B liegt. Die Leitungsschicht 33 wird in Kontakt zu einem Kanalbereich zwischen den Source/Drainbereichen 43A und 43B und dem Körperelektroden­ bereich 43C gebracht. Folglich ist der Kanalbereich elektrisch mit dem Körperelektroden­ bereich über die Leitungsschicht kontaktiert. Hierin hat die Leitungsschicht den gleichen ersten Leitfähigkeitstyp wie die Si-Schicht 40. Die Leitungsschicht 33 kann eine der folgen­ den Schichten aufweisen, nämlich eine Siliciumschicht, eine Polysiliciumschicht, eine amor­ phe Silicium- oder Silicidschicht.
Ein Verfahren zur Herstellung des MOS-Transistors auf einem SOI-Wafer wird nun in weitergehenden Einzelheiten unter Bezugnahme auf die Fig. 2A bis 2D beschrieben.
Bezugnehmend auf Fig. 2A werden ein Si-Trägersubstrat 10, wo eine Oxidschicht 20A ausgebildet ist, und ein Einrichtungssubstrat 30 vorgesehen, das einen vorbestimmten Leitfähigkeitstyp hat, wie etwa ein Si-Substrat oder ein GaAs-Substrat. Ein Feldoxid 31 wird an dem vorbestimmten Abschnitt des Einrichtungssubstrates 30 durch einen herkömmlichen LOCOS-Prozeß ausgebildet. Durch die Ausbildung des Feldoxides 31 werden ein erster aktiver Bereich AA, in dem ein MOS-Transistor ausgebildet werden soll, und ein zweiter aktiver Bereich BB, in dem ein Körperelektrodenbereich ausgebildet werden soll, in dem Einrichtungssubstrat 30 festgelegt.
Eine Oxidschicht 32 wird über der Oberfläche des Einrichtungssubstrates 30, das das Feldoxid 31 umfaßt, ausgebildet. Die Oxidschicht 32 wird mit einer vorbestimmten Dicke durch ein chemisches Dampfabscheidungs("CVD")-Verfahren und anschließendes Ätzen ausgebildet, um die Abschnitte des Einrichtungssubstrates 30 freizulegen, in denen ein Kanalbereich in dem ersten aktiven Bereich AA ausgebildet werden soll, um wo ein Körper­ elektrodenbereich in dem zweiten aktiven Bereich BB ausgebildet werden soll.
Als nächstes wird eine Leitungsschicht 33 über dem Einrichtungssubstrat 30 ausgebildet, um mit den freigelegten Abschnitten des Einrichtungssubstrates in Berührung zu kommen. Hierin hat die Leitungsschicht 33 den gleichen Leitfähigkeitstyp wie das Einrichtungssubstrat 30 und weist bevorzugt eine der folgenden Schichten auf, bzw. besteht daraus, nämlich einer Si-Schicht, einer Polysiliciumschicht, einer amorphen Siliciumschicht oder einer insbesonderen amorphen Silicidschicht. Eine Oxidschicht 20B, die als eine vergrabene Isolationsschicht eines SOI-Wafers dient, wird auf der Leitungsschicht 33 ausgebildet und wird dann poliert, um das Einrichtungssubstrat 30 einzuebnen.
Wie in der obigen Ausführungsform beschrieben, wird die als eine vergrabene Isolations­ schicht eines SOI-Wafers dienende Oxidschicht 20A auf dem Handhabungs- bzw. Trägersub­ strat 10 ausgebildet, und die Leitungsschicht 33 und die Oxidschicht 20B, die als eine vergrabene Isolationsschicht eines SOI-Wafers dient, werden auf dem Einrichtungssubstrat 30 ausgebildet. Alternativ kann die Oxidschicht 20A ausgebildet werden, um als eine vergrabene Isolationsschicht eines SOI-Wafers auf dem Einrichtungssubstrat 30 zu dienen, und die Leitungsschicht 33 und die Oxidschicht 20B können ausgebildet sein, um als eine vergrabene Isolationsschicht eines SOI-Wafers auf dem Trägersubstrat 10 zu dienen.
Bezugnehmend auf Fig. 2B wird das Einrichtungssubstrat 30 auf das Trägersubstrat 10 gelegt, um mit den Oberflächen der Oxidschicht 20A des Einrichtungssubstrates 30 und der Si-Oxidschicht 20B des Trägersubstrates 10 kontaktiert und anschließend durch eine ther­ mische Behandlung verbunden zu werden. Das Einrichtungssubstrat 30, das mit dem Hand­ habungs- bzw. Trägersubstrat 10 verbunden ist, wird geätzt, um eine Si-Schicht 40 auszu­ bilden, wodurch ein SOI-Wafer 200 vorgesehen wird. Das Einrichtungssubstrat das Ein­ richtungssubstrat 30 wird durch einen Rückätz- bzw. Wegätzprozeß oder ein che­ misch/mechanisches Polierverfahren geätzt bzw. abgetragen, bis die Oberfläche des Feld­ oxides 31 freigelegt ist, um die Oberfläche der Si-Schicht 40 zu ebnen bzw. zu planarisieren.
Bezugnehmend auf Fig. 2C werden Verunreinigungsionen eines ersten Leitungstypes, wie etwa Verunreinigungsionen vom N-Typ oder Verunreinigungsionen vom P-Typ in die Si-Schicht 40 implantiert, wodurch die Si-Schicht 40 mit den Verunreinigungsionen vom ersten Leitfähigkeitstyp dotiert wird. Als nächstes wird das Gateoxid 41 auf der Si-Schicht 40 bis zu einer Dicke von etwa 150 bis ca. 200 Å ausgebildet, und eine Polysiliciumschicht wird auf dem Gateoxid 41 bis zu einer vorbestimmten Dicke ausgebildet und anschließend struktu­ riert, um eine Gateelektrode 42 in dem ersten aktiven Bereich AA auszubilden.
Die Verunreinigungsionen eines zweiten Leitfähigkeitstyps werden in die Si-Schicht 40 implantiert, um Source/Drainbereiche 43A und 43B an den beiden Seiten des Gateelektrode 42 in dem ersten aktiven Bereich AA der Si-Schicht 40 auszubilden, und um den Körperelek­ trodenbereich 43C in dem zweiten aktiven Bereich BB der Si-Schicht 40 auszubilden, wodurch der MOS-Transistor auf dem Si-Substrat 200 hergestellt wird. Hierbei kann, obwohl der Körperelektrodenbereich 43 vom gleichen Leitfähigkeitstyp wie die Source/Drainbereiche ist, er einen Leitfähigkeitstyp haben, der zu dem der Source/Drainbereiche 43A und 43B entgegengesetzt ist.
Bezugnehmend auf Fig. 2D wird ein Metallverbindungs- bzw. Zwischenverbindungsverfahren durchgeführt. Folglich wird eine Zwischenisolationsschicht 44 über der Si-Schicht 40 ausgebildet, wo ein MOS-Transistor ausgebildet worden ist, und wird dann geätzt, um die Source/Drainbereiche 43A und 43B freizulegen, und um den Körperelektrodenbereich 43C freizulegen. Als nächstes wird eine Metallschicht über dem sich ergebenden ausgebildet und dann geätzt, um Metallzwischenverbindungen bzw. -anschlüsse 45 auszubilden, die mit den Source/Drainbereichen 43A und 43B und mit dem Körperelektrodenbereich 43C in Kontakt stehen.
Bei einer Ausführungsform könnte, obwohl die dotierte Si-Schicht 40 für die Leitungsschicht zum Anschließen des Kanalbereiches an den Körperelektrodenbereich 43C verwendet wird, sie das dotierte Material als die Leitungsschicht verwenden, das einen vorbestimmten Leitfähigkeitstyp hat, z. B. eine Polysiliciumschicht, eine Schicht aus amorphen Silicium oder eine Silicidschicht.
Gemäß der vorliegenden Erfindung kann in einem MOS-Transistor, der auf einem SOI-Wafer ausgebildet ist, ein Körperelektrodenbereich zum Zuführen einer konstanten Spannung zu einem Substrat ungeachtet des Integrationsgrades ausgebildet werden.
Während diese Erfindung unter Bezugnahme auf illustrative Ausführungsformen beschrieben worden ist, ist es nicht beabsichtigt, das diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Modifikationen der dargestellten Ausführungsformen, wie auch andere Ausführungsformen der Erfindung, werden den Fachleuten im Stand der Technik durch Bezugnahme auf diese Beschreibung ersichtlich werden. Es ist deshalb zu bedenken, daß die beigefügten Ansprüche beliebige derartige Modifikationen oder Ausführungsformen abdecken werden, so daß diese in den tatsächlichen Bereich der Erfindung fallen.
Die Erfindung betrifft ein Verfahren zur Herstellung eines SOI-Wafers, der die folgenden Merkmale umfaßt: ein SOI-Substrat, das ein Si-Substrat, eine Isolationsschicht und eine SI-Schicht enthält, die einen ersten aktiven Leitfähigkeitstyp hat, die auf dem Si-Substrat ausgebildet ist, wobei die Leitungsschicht zwischen der Si-Schicht und der Isolationsschicht ist; ein Feldoxid, das in der Si-Schicht ausgebildet ist, um die Si-Schicht mit einem ersten aktiven Bereich und einem zweiten aktiven Bereich festzulegen; eine Gateelektrode, die auf der Si-Schicht des ersten aktiven Bereiches ausgebildet ist; Source/Drainbereiche, die von einem zweiten Leitfähigkeitstyp sind, die in der Si-Schicht auf den beiden Seiten der Gatee­ lektrode ausgebildet sind; und einen Körperelektroden Bereich, der in der Si-Schicht des zweiten aktiven Bereiches ausgebildet ist, und mit der Si-Schicht über die Leitungsschicht kontaktiert ist.

Claims (19)

1. Halbleitereinrichtung mit den folgenden Merkmalen:
einem Silicium-Auf-Isolator-Wafer, der ein Si-Substrat, eine Isolationsschicht und eine Si-Schicht, die einen ersten Leitfähigkeitstyp hat, der auf dem Si-Substrat ausgebildet ist, und eine Leitungsschicht enthält, die zwischen der Si-Schicht und der Isolationsschicht ausgebildet ist;
ein Feldoxid, das in der Si-Schicht ausgebildet ist, um die Si-Schicht mit einem ersten aktiven Bereich und einem zweiten aktiven Bereich festzulegen;
eine Gateelektrode, die auf der Si-Schicht des ersten aktiven Bereiches ausgebildet ist; Source/Drainbereiche, die einen zweiten Leitfähigkeitstyp haben, die in der Si-Schicht an den beiden Seiten der Gateelektroden ausgebildet sind; und
einen Körperelektrodenbereich, der einen vorbestimmten Leitfähigkeitstyp hat, der in der Si-Schicht des zweiten aktiven Bereiches ausgebildet ist und die Leitungsschicht kontaktiert.
2. Halbleitereinrichtung nach Anspruch 1, in der die Leitungsschicht des SOI-Substrates ein Material ist, das mit Verunreinigungsionen eines vorbestimmten Leitfähigkeitstyps dotiert ist.
3. Halbleitereinrichtung nach Anspruch 2, in der die Leitungsschicht den gleichen Leit­ fähigkeitstyp wie die Si-Schicht hat.
4. Halbleitereinrichtung nach einem der Ansprüche 2 oder 3, in der die Leitungsschicht wenigstens eine der folgenden Schichten aufweist:
eine Si-Schicht, eine Polysiliciumschicht, eine Schicht aus amorphen Silicium oder eine Schicht aus Silicid.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, in der die Si-Schicht vom N-Typ ist und die Source/Drainbereiche vom P-Typ sind.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, in der die Si-Schicht vom P-Typ ist und die Source/Drainbereiche vom N-Typ sind.
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, in der der Körperelektroden­ bereich den gleichen Leitfähigkeitstyp wie die Source/Drainbereiche hat.
8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, in der das SOI-Substrat ferner eine Isolationsschicht enthält, die an den darunterliegenden Source/Drainbereichen ausge­ bildet ist, wobei die Isolationsschicht zum Trennen der Source/Drainbereiche von der Leitungsschicht ist.
9. Halbleitereinrichtung nach Anspruch 8, in der die Isolationsschicht eine Oxidschicht aufweist.
10. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung auf Silicium-auf-Isolator-Wafer, das die folgenden Schritte umfaßt:
ein Handhabungs- bzw. Trägersubstrat wird vorgesehen, wo eine erste Oxidschicht ausge­ bildet ist;
ein Einrichtungssubstrat wird vorgesehen, wo ein Feldoxid ausgebildet ist, um einen ersten aktiven Bereich und einen zweiten aktiven Bereich festzulegen;
eine erste Isolationsschicht wird über dem Einrichtungssubstrat ausgebildet, um einen vorbestimmten Abschnitt des Einrichtungssubstrates in dem ersten aktiven Bereich und einen vorbestimmten Abschnitt in dem Einrichtungssubstrat in dem zweiten aktiven Bereich freizulegen;
eine Leitungsschicht, die einen vorbestimmten Leitfähigkeitstyp hat, wird über der ersten Isolationsschicht ausgebildet, um in Kontakt mit den freigelegten Abschnitten des Ein­ richtungssubstrates in dem ersten und dem zweiten aktiven Bereich gebracht zu werden;
eine zweite Oxidschicht wird auf der Leitungsschicht ausgebildet;
Kontaktoberflächen der ersten Oxidschicht des Handhabungs- bzw. Trägersubstrates und des zweiten Oxides des Einrichtungssubstrates werden in Berührung gebracht, um das Ein­ richtungssubstrat und das Handhabungs- bzw. Trägersubstrat zu verbinden; das Einrichtungssubstrat wird geätzt, um eine Si-Schicht zu bilden, wodurch die Silicium-Auf-Halbleiter-Struktur, die das Handhabungs- bzw. Trägersubstrat, die Si-Schicht und eine zweite Isolationsschicht, die die erste Oxidschicht und die zweite Oxidschicht zwischen dem Handhabungs- bzw. Trägersubstrat der Si-Schicht enthält, umfaßt, ausgebildet wird; die Si-Schicht wird mit Verunreinigungsionen eines ersten Leitungstypes dotiert; eine Gateelektrode wird über dem freigelegten Abschnitt des Einrichtungssubstrates ausge­ bildet, das in Kontakt zu der Leitungsschicht in dem ersten aktiven Bereich steht; und
Verunreinigungsionen eines zweiten Leitfähigkeitstypes werden in die Si-Schicht implantiert, um Source/Drainbereiche an beiden Seiten der Gateelektrode in dem ersten aktiven Bereich auszubilden und um einen Körperelektrodenbereich in dem zweiten aktiven Bereich auszu­ bilden, wobei die Source/Drainbereiche mit bzw. zu der leitenden Schicht durch die erste Isolationsschicht getrennt sind und der Körperelektrodenbereich in Kontakt zu der Si-Schicht zwischen den Source/Drainbereichen über die Leitungsschicht steht.
11. Verfahren nach Anspruch 10, in dem die Leitungsschicht den gleichen Leitfähigkeitstyp wie die Si-Schicht hat.
12. Verfahren nach einem der Ansprüche 10 oder 11, bei dem die Leitungsschicht wenig­ stens eine der folgenden Schichten aufweist:
eine Si-Schicht, eine Schicht aus amorphen Silicium, eine Polysilicium-Schicht bzw. eine Silicidschicht.
13. Verfahren nach einem der Ansprüche 10 bis 12, das ferner den Schritt zum ebnen der zweiten Oxidschicht nach dem Schritt zum Ausbilden der zweiten Oxidschicht vor dem Schritt zum Berühren der ersten und der zweiten Oxidschicht aufweist.
14. Verfahren nach Anspruch 13, bei dem der Schritt zum ebnen der zweiten Oxidschicht durch ein Rückätzverfahren bzw. ein Wegätzverfahren durchgeführt wird.
15. Verfahren nach Anspruch 13, bei dem der Schritt zum Ebnen der zweiten Oxidschicht durch einen chemischen und mechanischen Polierprozeß durchgeführt wird.
16. Verfahren nach einem der Ansprüche 10 bis 15, bei dem die Isolierschicht eine Oxidschicht umfaßt bzw. ist.
17. Verfahren nach einem der Ansprüche 10 bis 16, das ferner die folgenden Schritte aufweist:
eine Zwischenisolationsschicht wird über dem SOI-Substrat nach dem Schritt zum Im­ plantieren von Verunreinigungsionen in die Si-Schicht ausgebildet;
die Zwischenisolationsschicht wird geätzt, um Source/Drainbereiche freizulegen und um den Körperelektrodenbereich freizulegen; und
Metallzwischenverbindungen, die die freigelegten Source/Drainbereiche und den Körperelek­ trodenbereich kontaktieren sollen, werden ausgebildet.
18. Halbleitereinrichtung bzw. Verfahren nach einem der Ansprüche 10 bis 17, bei dem die Si-Schicht vom N-Typ ist und die Source/Drainbereiche und der Körperelektrodenbereich vom P-Typ sind.
19. Halbleitereinrichtung bzw. Verfahren nach einem der Ansprüche 10 bis 17, bei dem die Si-Schicht vom P-Typ ist und die Source/Drainbereiche und der Körperelektrodenbereich vom N-Typ ist.
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