KR100233802B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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다니구찌 이찌로오
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Abstract

박막 실리콘층을 MESA 분리하여 형성한 반도체 집적 회로에서, 트랜지스터 형성영역의 패턴의 소밀로 인해 트랜지스터의 특성이 영향받게 되는 것을 방지한다.
절연 기판 위의 박막 실리콘층을 MESA 분리하여 소자 형성 영역을 만든다. 서로 이웃하는 소자 형성 영역 사이가 큰 경우에서는 중간에 LOCOS 산화막을 두껍게 형성하고, 소자 형성 영역 사이에는 동일 높이로 연결되는 산화막을 매립하여 단차가 없도록 형성한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 박막 반도체에 형성된 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
종래에, 반도체의 고성능화를 도모하기 위해, 회로 소자를 유전대(dielectric zone)로 분리하고, 부유 용량이 작은 반도체 집적 회로를 제조하는 시도가 되고 있다. 트랜지스터를 절연막 위에 형성된 박막 실리콘층(이하, SOI층이라 칭함)에 형성하는 경우는 회로 소자를 분리하기 위해 회로 소자간의 SOI층을 에칭에 의해 제거하고, 각 트랜지스터를 완전히 섬위의 반도체층에 형성하는 메사(MESA) 분리법이 이용되고 있다. 그 때문에, 인접하는 트랜지스터의 래치업의 영향을 받지 않는 등, 수많은 이점을 갖는 것이 보고되어 있다.
제30도~제44도는 종래의 SOI/MOSFET의 예(제1예)를 설명하기 위한 도면이다. 제30도는 종래의 SOI/MOSFET의 구조를 도시하는 평면도이다. 또, 제31도~제44도는 이 트랜지스터의 제조 공정을 도시하는 도면으로, 제31도~제37도는 제30도에서 단면 A-A′에서 본 제조 공정도, 제38도~제44도는 제30도의 단면 B-B′에서 본 제조 공정도이다. 그리고, 제30도의 평면 구조도의 단면 A-A′에서의 단면 구조도가 제37도이고, 단면 B-B′에서의 단면 구조도는 제44도이다.
이 SOI/MOSFET는 메사 분리법으로 분리되어 있고, 도면에 도시하는 바와 같이 실리콘 기판(1) 위에 실리콘 매립 산화막(2)가 절연 기판으로서 형성되며, 이 위에 박막의 실리콘 반도체층(3)이 형성되어 소자 형성 영역(4)로서 분리되어 있다. 소자 형성 영역(4)의 주위에는 동일 높이로 실리콘 산화막(5)가 매립되어 있다.
소자 형성 영역(4)에는 FET가 형성되어 있고, 이 FET는 게이트 산화막(7), 게이트 전극으로서의 폴리실리콘층(8), 게이트 전극 측면의 절연막(9), 소스/드레인 영역(10)을 갖고 있다. 게이트 전극(8)은 인 농도가 1×1020/㎤ 이상 포함되어 있는 폴리실리콘으로 가능하다. 절연막(9)는 게이트 절연막(7) 및 게이트(8)의 주위를 둘러싸고 있다. 또, 이 반도체 장치는 층간 산화막(11) 및 금속 배선(12)를 구비하고 있다.
다음에, 이 SOI/MOSFET의 제조 공정을 제31도∼제44도에 따라 설명한다. 먼저, 제31도 및 제38도에 도시하는 바와 같이, 실리콘 기판(1), 매립 산화막(2), SOI층(3)으로 이루어지는 SOI 기판(14)의 표면을 100∼200Å 산화하고, 산화막(15)를 형성한다. 그후, 레지스트(18)을 형성하고, SOI층(3)과 그 위에 형성된 산화막(15)를 드라이 에칭에 의해 제거하여 소자 형성 영역(활성 영역:4)를 형성한다. 이와 같이, SOI층(3)을 에칭으로 제거함으로써 인접한 트랜지스터와의 전기적 접속을 없애는 분리 방법을 MESA 분리라 칭한다.
그후, 도시하고 있지 않지만, NMOS FET와 PMOS FET에 임계값 전압을 설정하기 위한 채널 주입을 행한다. PMOS 영역 위에만 형성되도록 레지스트를 형성하고, NMOS 영역에 보론 이온을 20KeV로 1~6×1012/㎠ 주입한다. 이 주입은 NMOSFET의 채널 주입이 된다. 또, PMOS 영역의 레지스트 제거 후, NMOS 영역 위에만 형성되도록 다시 레지스트를 형성하고 PMOS 영역에 인 이온을 10KeV로 1~3×1011/㎠ 주입한다. 주입은 PMOSFET의 채널 주입이 된다.
다음에, 제32도 및 제39도에 도시하는 바와 같이, 기상 성장법에 의해 100~500㎚의 산화막(21)을 퇴적한다. 그후, 이방성이 강한 에칭 조건으로, 퇴적한 산화막(21)을 제33도 및 제40도에 도시하는 바와 같이 에칭(에치 백)한다. 제33도 및 제40도에 도시한 바와 같이, 소자 형성 영역(4:트랜지스터 형성 영역)의 간격, 즉 분리 폭이 다름에 따라 에칭 후에는 남는 산화막(5)의 형상이 다르다. 그 때문에, 트랜지스터 형성 영역(4)의 패턴에 따라 각각의 트랜지스터 특성이 벗어나게 된다. 인접한 트랜지스터 형성 영역(4) 사이의 거리가 큰 경우에는 산화막(5)가 스페이서와 같은 형성이 되고, 인접한 트랜지스터 영역(4) 사이의 거리가 작은 경우에는 산화막(5)가 매립되어 있다.
다음에, 제34도 및 제41도에 도시하는 바와 같이, 게이트 절연막(7) 및 폴리실리콘(8)을 형성한다. 게이트 절연막(7)은 100Å이고, 폴리실리콘(poly-Si:8)에는 인 농도가 1×1020/㎤ 이상 포함되어 있으며, 막 두께는 2000Å이다.
다음에, 폴리실리콘(8)을 게이트 전극 배선 형상으로 패터닝한 후에, 도시하고 있지 않지만, PMOS 영역 상에만 레지스트를 형성하고, NMOS 영역에 인 이온을 40KeV로 1~3×1013/㎠ 주입한다. 이 주입은 NMOS FET의 LDD 주입이 된다. 또, 도시하고 있지 않지만, NMOS 영역 위에만 레지스트를 형성하고, PMOS 영역에 보론 이온을 20KeV로 1~3×1013/㎠ 주입한다. 이 주입은 PMOS FET의 LDD 주입이 된다.
다음에, NMOS 영역 위의 레지스트를 제거한 후에, 제35도 및 제42도에 도시하는 공정에서, 게이트 전극(8)의 측벽에만 절연막(9)를 형성한다. 이 형성 방법은 절연막을 피착한 후에 이방성이 강한 에칭 조건으로 절연막을 제거함으로써, 자기 정합적으로 게이트 전극(8)의 측벽에만 절연막(9)가 남게 된다.
그후, NMOS 영역 위에만 레지스트를 형성하고, 제35도 및 제42도에 도시하는 바와 같이 NMOS 영역에 인 이온을 40KeV로 4~6×1015/㎠ 주입한다. 이 주입은 NMOS FET의 소스/드레인 주입이 된다. 그후, 도시하고 있지 않지만, NMOS 영역 위에만 레지스트를 형성하고 PMOS 영역에 보론 이온을 20KeV로 4~6×1015/㎠ 주입한다. 이 주입은 PMOS FET의 소스/드레인 주입이 된다.
그후, 제36도 및 제43도에 도시하는 바와 같이, 층간 절연막(11)을 7000Å 형성하고, 또 레지스트(18a)를 형성하며, 게이트 전극(8) 및 소스/드레인(10)에 접속하기 위한 콘택트 구멍을 형성한다. 그후, 제37도 및 제44도에 도시하는 바와 같이, 금속 배선을 형성하기 위해 알루미늄을 주 성분으로 하는 금속을 스퍼터로 형성하고, 알루미늄 배선(12)을 패터닝하여 SOI/MOSFET를 완성한다.
이와 같은 공정 중, 제33도 및 제40도의 공정에서, 서로 이웃하는 트랜지스터 형성 영역(4) 사이에 산화막(5)가 매립되는 경우에는 트랜지스터 특성이 양호하지만, 산화막(5)가 스페이서와 같은 형상의 경우에는 서브스레숄드 특성에 험프가 발생하고, 리크 전류가 증대한다.
제45도는 그 원인을 설명하기 위한 도면이다. 산화막(11)의 에치 백에 의해 스페이서(5)가 오버에치된 위에, 게이트 형성전의 산화막 제거를 위한 뚫(wett) 처리에 의해, 또 스페이서(5)가 에칭되고, SOI 소자 형성 영역(4)의 상부 코너부(기생 MOS)가 노출한다. 이 때문에, 게이트 전계가 집중하고, 이 코너의 임계값 전압이 저하하여 서브스레숄드 특성에 험프가 발생한다.
그러나, 한편에서는 제32도에서 제33도, 또는 제39도에서 제40도로의 프로세스에 도시한 산화막(11)의 에치 백은 중요한 프로세스이다. 만약, 이 에치 백을 실시되지 않았다면 특성은 더욱 열화한다.
제46도~제48도는 그것을 설명하기 위한 도면이다. 제46도에 도시한 바와 같이, 레지스트 마스크(18)로 SOI층(3)을 에칭한 후에, 제47도에 도시하는 바와 같이 레지스트(18)을 제거한다. 그후, 트랜지스터 형성 영역(4) 위의 산화막(15)를 왯 제거할 때에, 매립 산화막(2)도 에칭된다. 그후, 게이트를 형성하는 것이지만, 게이트(8)이 제48도에 도시하는 바와 같이, 트랜지스터 형성 영역(4)의 하부 코너에 감긴다. 조금전 설명한 트랜지스터 형성 영역(4)의 상부 코너부의 문제에 추가하여 트랜지스터 형성 영역(4)의 하부 코너부에도 게이트 전계가 집중하고, 이 부분의 임계값 전압이 저하하며, 서브스레숄드 특성이 열화하거나 드레인 리크 전류가 증대하거나 하는 문제점이 나타나고 있다.
다음에, 종래의 다른 제조 방법(제2예)에 대해 설명한다. 제49도~제51도는 SOI 기판에 형성하는 소자 형성 영역(활성 영역)의 패턴의 조밀에 의해 소자 형성 영역의 엣지의 산화막 형성이 흩어지는 것을 방지하기 위해, 화학 기계 연마법(CMP법)을 이용하여 방법을 도시하고 있다. 제49도에 도시하는 바와 같이, 레지스트 마스크(18)로 SOI층(3)을 에칭한 후에, 제50도에 도시하는 바와 같이 산화막(21)을 퇴적하고, CMP법을 이용하여 산화막(21)을 연마한다. 이 방법에서, SOI층(3)을 에칭 스톱퍼층으로 하여 표면의 단차를 감소시킨다. 그러나, 결국 패턴의 조밀에서 제51도에 도시하는 바와 같이, 산화막(21)이 제거되어 버린다(디싱). 이 때문에, 트랜지스터 형성 영역(4)의 간격이 큰 경우에서는 그 중간 부분에서 산화막 두께가 감소하게 되고, 단차의 불균일성이나 게이트 용량의 증대를 초래하여, 트랜지스터 특성이 개선되지 않는다.
다음에, 종래의 다른 제조 방법(제3예)에 대해 설명한다. 제52도~제55도는 디싱에 의한 산화막 두께의 감소를 방지하기 위해, SOI층(3) 위에 더미 패턴을 설치하는 방법을 도시하고 있다. 제52도에 도시한 바와 같이, 레지스트 마스크로 SOI층(3)과 그 더미층(23:폴리실리콘이나 질화막)을 에칭하고, 산화막(21)을 퇴적한다. 그후, 제52도에 도시하는 바와 같이, 더미층(23)을 에칭 스톱퍼로서 CMP로 산화막(21)을 에칭한다. 그후, 제54도에 도시하는 바와 같이, 더미층(23)을 제거한다. 그후, 뚫 처리로서, 제55도에 도시하는 바와같이, SOI층(3)의 엣지 근방의 산화막(5)의 두꺼운 부분을 제거하고, SOI층(3)과 산화막(5)의 단차를 적게 한다. 만약, 단차가 많이 남으면, 게이트가 패터닝할 수 없기 때문이다. 그후, 게이트(8)을 패터닝한다. 그러나, 이 방법에 의해서도 디싱에 의한 패임은 해결할 수 없다.
또, 종래의 다른 제조 방법(제4예)에 대해 설명한다. 제56도~제58도는 디싱이 가능한 영역에 사전에 필드의 더미 패턴을 설치하는 방법을 도시하고 있다. 이 방법은 제56도에 도시하는 바와 같이, 필요한 소자 형성 영역(4)외의 더미 영역(24)를 설치하여, 디싱을 방지하고자 하는 것이다. 확실히, 이 방법을 이용하면, CMP에 의한 디싱을 방지하는 것이 가능하지만, 제58도에 도시한 바와 같이 게이트 산화막(7)과 게이트(8)을 형성한 후에도 SOI층(3)의 더미 패턴(24)가 남게 된다. 이 SOI층의 더미 패턴(24)에 의해 게이트 용량이 증대하고, SOI/MOSFET로 구성되는 저소비 전력으로 고속인 회로의 실현이 곤란하게 된다.
종래의 제조 방법의 또다른 예(제5예)에 대해 설명한다. 제59도~제61도는 전술한 종래 예의 문제점을 해결하기 위해, 트랜지스터와 트랜지스터 사이의 영역에 산화막의 더미 패턴을 설치하는 방법을 도시하고 있다. 제59도에 도시하는 바와 같이, SOI층(3)을 에칭한 후에, 더미 패턴을 형성하기 위해 또 한개 다른 마스크로 레지스트(18c)를 형성한다. 그 레지스트(18c)를 마스크로 SOI층(3) 위에 퇴적한 산화막(25)를 에칭하여, 제60도에 도시하는 바와 같이 더미 패턴(26)을 형성한다. 그후, 산화막(21)을 퇴적하고, 제61도에 도시하는 바와 같이 CMP로 표면 단차를 감소한다. 이 방법에서는 디싱이나 게이트 용량 증대를 방지하는 것이 가능하지만, 더미 패턴(26)을 형성하기 위해 다른 마스크(18c)를 이용해야만 한다. 또, 패터닝된 SOI층(3)에 더미 패턴용 마스크를 패터닝하기 때문에 마스크 어긋남의 가능성이 있다.
이상 설명한 바와 같이 종래로부터 SOI/MOSFET의 제조에서, 기생 트랜지스터의 영향을 제거하기 위해, MESA 분리 프로세스가 개발되어 있지만, 종래의 제조 방법에서는 트랜지스터 형성 영역의 패턴의 조밀에 영향을 받아 게이트 용량이 증대하고, 디싱에 의한 표면 단차를 초래하기 때문에 양호한 특성의 트랜지스터의 형성이 곤란하다라는 문제가 발생하고 있었다.
본 발명은 이와 같은 문제점을 해결하기 위해 이루어지는 것으로, 기생 트랜지스터의 영향이 없고, 또 소스/드레인간의 리크 전류 레벨이 작은 SOI 반도체 장치 및 그 제조 방법, 특히 SOI/MOSFET 집적 회로와 그 제조 방법을 제공하는 것을 목적으로 하는 것이다. 또, SOI/MOSFET의 분리에서, 트랜지스터 형성 영역의 패턴의 조밀에 영향을 받지 않고, 마스크 개수를 증가하지 않으며, 게이트 용량의 증대가 없고, 디싱에 의한 표면 단차를 초래하기 않은 제조 방법을 제공하고자 하는 것이다.
본 발명의 반도체 장치는 절연막 위에 분리 형성된 박막 반도체의 소자 형성 영역과, 이 소자 형성 영역에 실질적으로 동일한 두께로 연접한 제1절연막과, 이 제1절연막에 연접하고 상기 소자 형성 영역 사이에 형성되어 상기 소자 형성 영역의 두께보다 두꺼운 제2절연막을 구비한 것이다.
또, 본 발명의 반도체 장치는 상기 박막 반도체를 실리콘으로, 또 상기 제1절연막 및 상기 제2절연막을 실리콘 산화막으로 형성한 것을 포함한다.
또, 본 발명의 반도체 장치는 상기 박막 반도체를 실리콘으로, 상기 제1절연막을 실리콘 질화막으로, 또 상기 제2절연막을 실리콘 산화막으로 형성한 것을 포함한다.
또, 본 발명의 반도체 장치는 상기 소자 형성 영역의 표면을 산화하여 산화막으로 피복한 것을 포함한다.
또, 본 발명의 반도체 장치는 상기 소자 형성 영역의 측면에 불순물을 주입하여 고농도 영역을 형성한 것을 포함한다.
또, 본 발명의 반도체 장치는 상기 제1절연막의 폭은 상기 소자 형성 영역의 최소 간격 이하로 한 것을 포함한다.
또, 본 발명의 반도체 장치는 메모리 셀부와 주변 회로부를 갖고, 상기 주변 회로부는 절연막 위에 분리 형성된 박막 반도체의 소자 형성 영역과, 이 소자 형성 영역에 실질적으로 동일 두께로 연접한 제1절연막과, 이 제1절연막에 연접하고 상기 소자 형성 영역 사이에 형성되며 상기 소자 형성 영역의 두께보다 두꺼운 제2절연막을 구비한 것을 포함한다. 본 발명의 반도체 장치는, 바람직하게는 SOI형의 MOSFET DRAM으로 구체화되는 것을 포함한다.
다음에, 본 발명의 반도체 장치의 제조 방법은 절연막 위에 형성된 반도체층에 다결정 반도체층을 적층하고 또 질화막을 적층하는 공정과, 상기 질화막에 레지스트를 실시하고, 상기 질화막 및 상기 다결정 반도체층을 패터닝하며 이 패터닝된 다결정 반도체층의 측면에 질화막을 피복하는 공정과, 상기 패터닝에 의해 노출하고 있는 상기 반도체층을 산화하여 산화막을 형성하는 공정과, 상기 다결정 반도체층의 측면에 피착하고 있는 상기 질화막을 제거하고, 노출한 반도체층을 에칭 제거하여 상기 반도체층을 패터닝하는 공정과, 상기 패터닝된 반도체층과 상기 산화막 사이에 절연막을 매립하는 공정을 포함하는 것이다.
또, 본 발명의 반도체 장치의 제조 방법은 상기 발명에서, 상기 다결정 반도체층의 측면에 피착하고 있는 상기 질화막을 제거함과 동시에, 상기 다결정 반도체층의 상면에 피착하고 있는 상기 질화막을 제거하고, 노출한 상기 반도체층을 에칭함과 동시에, 상기 다결정 반도체층을 에칭 제거하도록 한 것을 포함한다.
또, 본 발명의 반도체 장치의 제조 방법은 상기 발명에서 상기 패터닝된 반도체층과 상기 산화막 사이에 절연막을 매립하는 공정에서 상기 패터닝된 반도체층의 표면을 미리 산화하여 산화막을 형성해 두도록 한 것을 포함한다.
또, 본 발명의 반도체 장치의 제조 방법은 절연막 위에 형성된 반도체층에 다결정 반도체층을 적층하고 또 질화막을 적층하는 공정과, 상기 질화막에 레지스트를 실시하고 이 질화막 및 상기 다결정 반도체층을 패터닝하며 이 패터닝된 다결정 반도체층의 측면에 질화막을 피복하는 공정과, 상기 패터닝에 의해 노출하고 있는 상기 반도체층을 산화하여 산화막을 형성하는 공정과, 상기 다결정 반도체층의 상면 및 측면에 피착하고 있는 상기 질화막을 제거하고 상기 다결정 반도체층을 마스크로서 노출한 상기 반도체층을 에칭 제거하여 상기 반도체층을 패터닝하는 공정과, 상기 패터닝된 상기 반도체층 및 다결정 반도체층과 상기 산화막 사이에 절연막을 매립하는 공정을 포함하는 것이다.
또, 본 발명의 반도체 장치의 제조 방법은 상기의 발명에서 상기 패터닝된 반도체층 및 다결정 반도체층과 상기 산화막 사이에 절연막을 매립하는 공정에서, 상기 패터닝된 상기 반도체층의 측면에 미리 불순물을 주입해 두도록 한 것을 포함한다.
또, 본 발명의 반도체 장치의 제조 방법은 상기의 각 발명에서 상기 반도체층으로서 실리콘 반도체층을, 상기 다결정 반도체층으로서 폴리실리콘층을, 또 상기 절연막으로서 실리콘 산화막 또는 실리콘 질화막을 이용하도록 한 것을 포함한다.
또, 본 발명의 반도체 장치의 제조 방법은 상기의 각 발명에서 상기 패터닝된 다결정 반도체층의 측면에 피복하는 질화막의 두께를 상기 트랜지스터 형성 영역의 간격의 1/2 이하로 한 것을 포함한다.
제1도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 구조를 도시하는 평면 구조도.
제2도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 다면 구조도.
제3도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제4도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제5도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.다
제6도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제7도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제8도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제9도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제10도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제11도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제12도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 구조를 도시하는 단면도이고, 또한 그 제조 공정을 설명하기 위한 단면 구조도.
제13도는 본 발명의 실시 형태 1의 반도체 장치(SOI/MOSFET)의 구조를 도시하는 단면도이고, 또한 그 제조 공정을 설명하기 위한 단면 구조도.
제14도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제15도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제16도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제17도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제18도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제19도는 본 발명의 실시 형태 2의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제20도는 본 발명의 실시 형태 3의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제21도는 본 발명의 실시 형태 3의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제22도는 본 발명의 실시 형태 3의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제23도는 본 발명의 실시 형태 4의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제24도는 본 발명의 실시 형태 4의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제25도는 본 발명의 실시 형태 5의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제26도는 본 발명의 실시 형태 5의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제27도는 본 발명의 실시 형태 6의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제28도는 본 발명의 실시 형태 7의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 단면 구조도.
제29도는 본 발명의 실시 형태 7의 반도체 장치(SOI/MOSFET)의 제조 공정을 설명하기 위한 평면 구조도.
제30도는 종래의 SOI MOSFET의 구조를 도시하는 평면도.
제31도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제32도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제33도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제34도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제35도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제36도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제37도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제38도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도이고, 또한 종래의 SOI MOSFET의 구조를 도시하는 단면도.
제39도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제40도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제41도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제42도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제43도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제44도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도이고, 또한 종래의 SOI MOSFET의 구조를 도시하는 단면도.
제45도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제46도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제47도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제48도는 종래의 SOI MOSFET의 제조 공정의 제1예를 설명하기 위한 단면 구조도.
제49도는 종래의 SOI MOSFET의 제조 공정의 제2예를 설명하기 위한 단면 구조도.
제50도는 종래의 SOI MOSFET의 제조 공정의 제2예를 설명하기 위한 단면 구조도.
제51도는 종래의 SOI MOSFET의 제조 공정의 제2예를 설명하기 위한 단면 구조도.
제52도는 종래의 SOI MOSFET의 제조 공정의 제3예를 설명하기 위한 단면 구조도.
제53도는 종래의 SOI MOSFET의 제조 공정의 제3예를 설명하기 위한 단면 구조도.
제54도는 종래의 SOI MOSFET의 제조 공정의 제3예를 설명하기 위한 단면 구조도.
제55도는 종래의 SOI MOSFET의 제조 공정의 제3예를 설명하기 위한 단면 구조도.
제56도는 종래의 SOI MOSFET의 제조 공정의 제4예를 설명하기 위한 단면 구조도.
제57도는 종래의 SOI MOSFET의 제조 공정의 제4예를 설명하기 위한 단면 구조도.
제58도는 종래의 SOI MOSFET의 제조 공정의 제4예를 설명하기 위한 단면 구조도.
제59도는 종래의 SOI MOSFET의 제조 공정의 제5예를 설명하기 위한 단면 구조도.
제60도는 종래의 SOI MOSFET의 제조 공정의 제5예를 설명하기 위한 단면 구조도.
제61도는 종래의 SOI MOSFET의 제조 공정의 제5예를 설명하기 위한 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판(실리콘 기판) 2 : 매립 산화막(절연막)
3 : SOI층(박막 반도체층) 4 : 소자 형성 영역(트랜지스터 형성 영역)
5 : 매립 실리콘 산화막(제1절연막)
5a : 매립 실리콘 질화막(제1절연막)
6 : 분리 산화막(제2절연막) 7 : 게이트 산화막
8 : 게이트 전극 9 : 절연막
10 : 소스/드레인 영역 11 : 층간 절연막
12 : 금속 배선 14 : SOI 기판
15 : 실리콘 산화막 16 : 폴리실리콘층(다결정 반도체층)
17 : 실리콘 질화막 18,18a,18b,18c : 레지스트
19 : 실리콘 질화막 20 : 스페이서(질화막)
21 : 실리콘 산화막 21a : 실리콘 질소화막
22 : 레지스트 23 : 고농도 영역
[실시 형태 1]
제1도~제13도는 본 발명의 실시 형태 1의 SOI 반도체 장치의 구조와 제조 방법을 설명하기 위한 도면이다. 제1도는 본 발명의 SOIMOSFET의 구조를 도시하는 평면도이다. 또, 제2도~제12도는 이 트랜지스터의 제조 공정을 도시하는 도면으로, 제1도에서의 단면 A-A′에서 본 제조 공정도이다. 그리고, 제13도는 제1도의 평면 구조도의 단면 B-B′에서의 단면 구조도이다.
이 SOIMOSFET는 메사 분리법으로 분리되어 있고, 도면에 도시하는 바와 같이 실리콘 기판(1) 위에 실리콘 매립 산화막(2:절연막)이 절연 기판으로서 형성되고, 이 위에 박막의 실리콘 반도체층(3)으로부터 형성된 소자 형성 영역(4)가 분리하여 배치되어 있다. 소자 형성 영역(4)의 주위에는 동일 높이로 실리콘 산화막(5:제1절연막)이 매립된다. 인접하는 소자 형성 영역(4)들 사이가 좁은 곳에서는 산화막(5)만이 매립되지만, 소자 형성 영역(4)들 사이가 큰 경우에서는 중간에 소자 형성 영역의 높이보다 높고 두께가 두꺼운 실리콘 분리 산화막(6:제2절연막)이 형성된다. 절연 실리콘 산화막(6)은 소자 형성 영역(4)보다 두껍고 높다. 그리고, 매립 산화막(5)는 소자 형성 영역(4)의 높이로부터 시작해서 분리 산화막(6)의 높이에 이르기까지 점차적으로 높아지면서 형성되어 계단형 높이차를 만들지 않고 부드럽게 표면을 연결시키고 있음에 유의한다.
소자 형성 영역(4)에는 이 경우 FET가 형성되어 있고, 이 FET는 게이트 절연막(7), 게이트 전극으로서의 폴리실리콘층(8), 게이트 전극 측면의 절연막(9), 소스/드레드 영역(10)을 갖고 있다. 게이트 전극(8)은 인 농도가 1×1020/㎤ 이상 포함되어 있는 폴리실리콘으로 가능하다. 절연막(9)는 게이트 절연막(7) 및 게이트(8)의 주위를 둘러싸고 있다. 또, 이 반도체 장치는 층간 산화막(11) 및 금속 배선(12)를 구비하고 있다.
이 실시 형태 1의 반도체 장치는 이상 설명한 바와 같이 소자 형성 영역(4)로서의 SOI층과 매립된 산화막(5)의 단차가 거의 없기 때문에, 게이트의 패터닝시에 어떠한 폴리실리콘도 남지 않는다. 따라서, 게이트가 쇼트될 여지가 없다. 또, 분리산화막(6)의 두께를 두껍게 할 수 있기 때문에, 배선 용량 등의 기생 용량을 저감할 수 있고, SOI 디바이스의 특장이라 하는 고속, 저소비, 저전압 회로 등으로의 적용이 가능하게 된다. 이와 같이 본 발명에 의하면, 트랜지스터 등의 소자 형성 영역의 패턴의 조밀에 관계없이 균일한 특성을 갖는 디바이스가 얻어진다.
다음에, 이 실시 형태 1의 반도체 장치의 제조 방법을 설명하면, 먼저 제2도에 도시하는 바와 같이, 실리콘 기판(1), 매립 산화막(2:절연막), SOI층(3:박막 반도체층)으로 이루어지는 SOI 기판(14)를 준비한다. 이 SOI 기판(14)는 SIMOX로 형성된 것, 웨이퍼 접합법으로 형성된 것 또는 그외가 되는 방법으로 형성된 SOI 기판이어도 상관없다. 제2도에 도시하는 바와 같이, 이 SOI 기판(14)에 초기에 CVD법으로 800℃ 정도의 조건으로 산화막(15)를 형성하거나, 또는 SOI층(3)을 800℃ 정도의 산화 조건으로 산화 형성하여 100에서 300Å의 산화막(15)를 형성한다. 그 위에, 폴리실리콘층(16:다결정 반도체층)을 10000Å 형성하고, 또 그 위에 질화막(17)을 700℃ 정도로 1000~2000Å 형성한다. 그후, 활성 영역(소자 형성 영역)에 대응하도록 레지스트(18)을 패터닝한다.
다음에, 레지스트 마스크(18)로, 제3도에 도시하는 바와 같이 질화막(17)과 폴리실리콘(16)을 드라이 에칭으로 제거한다. 그후, 활성 영역 사이의 최소 분리 폭 W가 매립되도록 질화막(19)를 퇴적한다. 다음에, 제4도에 도시하는 바와 같이, 퇴적한 질화막(19)를 이방성이 강한 에칭 조건으로 에칭하고, 패터닝된 질화막(17) 및 폴리실리콘(16)의 측벽에만 스페이서(20:질화막)으로서 남도록 한다. 그후, 노출한 산화막(15) 아래의 SOI층(3)을 산화한다. 제5도에 도시하는 바와 같이, SOI층(3)이 소비되어 형성된 산화막(6)이 매립 산화막(2)에 도달하도록 한다. 이 분리 산화막(6)의 성장은 패턴의 크기에 따라 다르고, 폭이 좁은 영역의 성장은 느리게 된다. 그래서, 폭이 작은 영역의 SOI층(3)이 완전히 산화되도록 산화 시간을 길게 설정하고, 1000Å의 SOI층(3)을 산화할 때에는 1200~2500Å의 산화막이 형성되는 조건으로 산화를 행한다.
다음에, 제6도에 도시하는 바와 같이, 질화막(17) 및 질화막 스페이서(20)을 왯 제거한다. 그후, 제7도에 도시하는 바와 같이, 산화막(15) 위의 폴리실리콘(16)을 드라이 에칭으로 제거한다. 이 드라이 에칭으로 노출하고 있던 산화막(15)와 그 아래의 SOI층(3)도 제거되고, SOI층(3)이 패터닝되게 된다. 또는, 산화막(15)를 미리 왯 처리로 제거한 후에 폴리실리콘을 드라이 에칭해도 좋다.
그후, 제8도에 도시하는 바와 같이 CVD법으로 산화막(21)을 전면에 퇴적하고, 그 퇴적한 산화막(21)을 제9도에 도시하는 바와 같이 드라이 에칭으로 제거한다. 이 처리에서, SOI층(3)이 에칭에 의해 제거되어 있던 장소의 산화막(5:절연막)을 매립할 수 있다. 또, 제9도에 도시되어 있는 바와 같이, SOI층(3)과 매립된 산화막(5)와의 단차가 거의 없도록 한다.
그후, 도시하고 있지 않지만, PMOS 영역과 NMOS 영역에 각각 채널 주입을 행하고, 다음에 제10도에 도시하는 바와 같이, SOI층(3)의 표면에 게이트 산화막(7)을 형성하며, 또 게이트의 폴리실리콘(8)을 퇴적한다. 그후, 도시하고 있지 않지만, 통상의 트랜지스터 프로세스에 의해 LDD 구조를 형성하고, 계속해서 소스/드레인을 형성한다. 다음에, 제11도에 도시하는 바와 같이 층간 산화막(11), 레지스트(22)를 실시하고, 또 제12도 및 제13도에 도시하는 바와 같이 알루미늄 배선(12)를 형성한다.
이상 설명한 바와 같이, 이 실시 형태의 반도체 장치의 제조 방법에 의하면, SOI MOSFET에서 SOI 소자 형성 영역(4)와 매립된 산화막(5)의 단차가 거의 없기 때문에, 게이트의 패터닝으로 폴리실리콘이 남고, 따라서, 게이트가 쇼트되지도 않는다. 또, 분리 산화막(6)의 두께를 두껍게 할 수 있기 때문에, 배선 용량 등의 기생 용량을 저감할 수 있기 때문에, SOI 디바이스의 특장이라는 고속, 저소비, 저전압 회로 등으로의 적용이 가능하게 된다. 본 발명에 의해, 트랜지스터 등의 소자 형성 영역의 패턴의 조밀에 관계없이, 균일한 특성을 갖는 디바이스의 형성이 가능하다.
[실시 형태 2]
본 발명의 실시 형태 2는 실시 형태 1의 제1도, 제12도 및 제13도에 도시되는 SOI 반도체 장치의 또다른 제조 공정을 제공한다. 제14도~제19도는 이 트랜지스터의 제조 공정을 도시하는 도면으로, 제1도에서의 단면 A-A′에서 본 제조 공정도이다. 제14도~제19도에 기초하여 이 실시 형태 2에 대해 설명한다.
먼저, 제14도에 도시하는 바와 같이, 실리콘 기판(1), 매립 산화막(2:절연막), SOI층(3:박막 반도체층)으로 이루어지는 SOI 기판(14)를 준비한다. 이 SOI 기판(14)는 SIMOX법으로 형성된 것에서도 웨이퍼 접합법으로 형성된 것, 또는 어떠한 형성 방법으로 형성된 SOI 기판이어도 상관없다. 제14도에 도시하는 바와 같이, 초기에 CVD법으로 산화막(15)를 형성하지만(800℃ 정도의 조건으로 형성), 또는 SOI층(3)을 산화하여 100에서 300Å의 산화막(15)를 형성한 후에(800℃ 정도의 산화조건으로 형성), 폴리실리콘(16:다결정 실리콘층)을 2000Å 형성하고, 질화막(17)을 700℃ 정도로 1000~2000Å 형성한다. 그후, 활성 영역(소자 형성 영역)에 대응하도록 레지스트(18)을 패터닝한다.
다음에, 레지스트 마스크(18)로 제15도에 도시하는 바와 같이 질화막(17)과 폴리실리콘(16)을 드라이 에칭으로 선택 제거한다. 그후 도시하고 있지 않지만, 전면에 적당한 두께의 질화막을 퇴적하고, 활성 영역 사이의 분리 폭을 작은 경우가 매립하도록 한다. 그후, 퇴적한 질화막을 이방성이 강한 에칭 조건으로 에칭하고, 제15도에 도시하는 바와 같이 패터닝된 질화막(17) 및 폴리실리콘(16)의 측벽에 스페이서(20:질화막)으로서 남도록 한다. 그후 제15도에 도시하는 바와 같이 노출한 산화막(15) 아래의 SOI층(3)을 산화한다. SOI층(3)이 소비되어 형성된 산화막(6)이 매립 산화막(2)에 도달하도록 한다.
이 산화막(6)의 성장은 패턴의 크기에 따라 다르고, 폭이 좁은 영역의 성장은 느리게 된다. 그래서, 폭이 좁은 영역의 SOI층(3)이 완전히 산화되도록 산화 시간을 길게 설정하고, 1000Å의 SOI층(3)을 산화할 때에는 1200~500Å의 산화막이 형성되는 조건으로 산화를 행한다. 이상까지의 공정은 실시 형태 1과 실질적으로 동일하기 때문에, 설명을 간단히 하고 있다.
다음에, 제16도에 도시하는 바와 같이 질화막(17)과 질화막 스페이서(20)을 왯 제거한다. 다음에, 폴리실리콘층(16)을 마스크로 해서 폴리실리콘층(16)으로 덮혀지지 않는 산화막(15)와 그 아래의 SOI층(3)을 드라이 에칭으로 제거하고, SOI층(3)을 패터닝하며, 소자 형성 영역(4)를 형성한다. 이때, 폴리실리콘층(16)도 얇게 되고 두께 약 1000Å가 남는다. 다음에, 제16도에 도시하는 바와 같이, CVD법으로 전면에 산화막(21)을 퇴적하고, 그 퇴적한 산화막(21)을 제17도에 도시하는 바와 같이 드라이 에칭으로 제거한다. 이 처리에서, SOI층(3)이 에칭에 의해 제거되어 있던 장소에 산화막(5)를 매립할 수 있다. 그후, 제18도에 도시하는 바와 같이, 등방성의 플라즈마 에칭으로 폴리실리콘(16)을 제거하고, HF계의 처리로 표면의 산화막(15)와 매립된 산화막(5)의 형상을 조정한다.
그후, 도시하고 있지 않지만, PMOS와 NMOS 트랜지스터 형성 영역 각각에 채널 주입을 행한다. 다음에, 제19도에 도시하는 바와 같이, 소자 형성 방법(4)의 표면에 게이트 산화막(7)을 형성하고, 게이트의 폴리실리콘(8)을 퇴적한다. 그후는 도시하고 있지 않지만, 통상의 트랜지스터 프로세스에 의해 LDD 구조를 형성하고, 소스/드레인을 형성하여 알루미늄 배선을 형성한다.
이상 설명한 바와 같이, 이 실시 형태의 반도체 장치의 제조 방법에 의하면, SOI MOSFET에서 SOI 소자 형성 영역(4)와 매립된 산화막(5)의 단차가 거의 없기 때문에, 게이트의 패터닝으로 폴리실리콘이 남지 않고, 따라서 게이트가 쇼트되지도 않는다. 또, 분리 산화막(6)의 두께를 두껍게 할 수 있기 때문에, 배선 용량 등의 기생 용량을 저감할 수 있기 때문에, SOI 디바이스의 특장이라는 고속, 저소비, 저전압 회로 등으로의 적용이 가능하게 된다. 본 발명에 의해, 트랜지스터 등의 소자 형성 영역의 패턴의 조밀에 관계없이, 균일한 특성을 갖는 디바이스의 형성이 가능하다.
[실시 형태 3]
제20도~제22도는 본 발명의 실시 형태 3의 제조 방법을 설명하기 위한 단면 구조도이다. 전술한 실시 형태 1의 제7도에서 제8도로, SOI층(3)이 에칭된 영역에 CVD로 산화막(5)를 매립하는 프로세스를 도시했지만, 이 재료를 질화막으로 하는 것도 유효하다. 그것에 대해 설명한다.
제20도는 실시 형태 1의 제8도에 상당하는 것이기 때문에, SOI층(3)과 분리 산화막(6)에 CVD법으로 산화막(21) 또는 질화막(21a)를 퇴적한 상태이다. 이제, 산화막(21)을 매립하는 경우에는 매립한 산화막(21)을 에칭할 때에, 제21도에 도시하는 바와 같이 LOCOS 산화막(6)도 에칭되기 때문에 막 두께가 감소한다. 이 막 두께의 감소는 게이트나 배선의 용량 증대를 초래하고, 디바이스의 특성을 충분히 이끌어 내지 못한다. 그 대책으로서, 매립하는 막을 질화막(21a)라 한다. 제22도는 퇴적한 질화막(21a)를 에칭하여 매립 질화막(5a)의 남은 상태를 도시한다. 이와 같이 질화막(21a)를 이용한 경우에는 LOCOS 산화막(6)의 막 두께의 감소를 방지할 수 있다. 이 질화막(21a)의 퇴적은 CVD법으로 에칭은 이방성이 강한 조건으로 드라이 에칭에 의해 행해도 좋고, 또 CMP로 행해도 좋으며, 왯 에칭과 드라이 에칭 또는 CMP를 조합시켜도 좋다.
또, 이와 같이 소자 형성 영역으로서 SOI층(3)에 인접하여 매립하는 절연막의 재료로 질화막을 이용하는 것은 실시 형태 2에서도 마찬가지로 적용할 수 있어 마찬가지 효과가 있다.
[실시 형태 4]
제23도~제24도는 본 발명의 실시 형태 4의 제조 방법을 설명하기 위한 단면 구조도이다. 이 실시 형태 4의 제조 방법에서는 전술한 실시 형태 1의 제7도에서의 폴리실리콘(16)의 에칭 처리 후에, SOI층(3)을 산화하고 SOI층(3)의 측벽에 산화막(7a)를 형성한다. 제23도는 실시 형태 1에 도시한 제7도에서, SOI층(3)을 드라이 에칭한 후에 SOI층(3)의 전면에 산화막(7a,15)로 덮혀진 구조를 도시하고 있다.
그 후, 제8도과 마찬가지로, CVD법으로 산화막(21)을 전면에 퇴적하고, 그 퇴적한 산화막(21)을 제24도에 도시하는 바와 같이 드라이 에칭으로 제거한다. 이 처리에서, SOI층(3)이 에칭에 의해 제거되어 있던 장소에 산화막(5)를 매립할 수 있다. 또, 제24도에 도시되어 있는 바와 같이, SOI층(3)과 매립된 산화막(5)의 단차가 거의 없도록 한다.
그 후, 도시되어 있지 않지만, PMOS 영역과 NMOS 영역에 각각 채널 주입을 행한다. 그 후, 제24도에 도시하는 바와 같이 SOI층(3)의 표면에 게이트 산화막(7)을 형성하고, 게이트의 폴리실리콘(8)을 퇴적한다. 그 후는 통상의 트랜지스터 프로세스에 의해 LDD 구조를 형성하고, 소스/드레인을 형성하여 알루미늄 배선을 형성한다.
이와 같은 제조 방법에 의하면, 제24도에 도시되어 있는 바와 같이, SOI층(3)의 측벽의 산화로, 퇴적된 CVD 산화막(5)가 SOI층(3)에 직접 접하지 않기 때문에, 디바이스의 수율이 향상한다. 또, 실시 형태 1과 마찬가지로, SOI층(3)과 매립된 산화막(5)의 단차가 거의 없기 때문에, 게이트(8)의 패터닝으로 폴리실리콘이 남지 않기 때문에, 게이트(8)이 쇼트하지도 않는다. 또, 분리 영역의 산화막(6)의 두께를 두껍게 할 수 있기 때문에, 배선 용량 등의 기생 용량을 저감할 수 있기 때문에, SOI 디바이스의 특장이라는 고속, 저소비, 저전압 회로 등으로의 적용이 가능하게 된다. 본 발명에 의해, 패턴의 조밀에 관계없이, 균일한 특성을 갖는 디바이스의 형성이 가능하다.
[실시 형태 5]
제25도~제26도는 본 발명의 실시 형태 5를 설명하기 위한 제조 공정의 단면도이다. 제25도는 전술한 실시 형태 2의 제16도에서 도시한 공정에서, CVD 산화막(21)을 퇴적하기 전의 상태를 도시하고, SOI층(3), 산화막(15) 및 폴리실리콘막(16)이 적층되어 패터닝되어 있는 상태이다. 이 SOI층(3)의 측벽을 산화하고, 제26도에 도시하는 바와 같이 경사 방향으로 보론을 주입한다. SOI층(3) 표면의 폴리실리콘(16)이 마스크가 되고, SOI층(3)의 전면에 보론은 주입되지 않으며, SOI층(3)의 측벽에만 고농도화가 가능하게 되고, 고농도 영역(23)을 형성할 수 있다. 이 제25도 및 제26도에 도시하는 실시 형태 5의 제조 공정은 NMOS의 엣지에 보론을 주입하는 방법을 도시하는 것이고, SOI층(3)의 엣지의 기생 트랜지스터의 임계값 전압을 상승시키는 효과가 있다. 이 실시 형태 5의 발명에 의해, 패턴의 조밀에 관계없고 또 균일한 특성을 갖는 디바이스의 형성이 가능하다.
[실시 형태 6]
제27도는 본 발명의 실시 형태 6을 설명하기 위한 평면 구조도이다. 제27도에서, 소자 형성 영역(4)의 최소 분리 폭이 W로 되어 있다. 이때, 전술한 실시 형태 1(제3도)에 도시한 질화막(19)의 두께에 따라 질화막 스페이서(20)의 폭(퇴적할 때의 질화막의 막 두께)를 제27도에 도시하는 바와 같이 소자 영역의 최소 분리 폭 W의 절반으로 한다. 이것에 의해, 에칭으로 제거되는 SOI층(3)의 폭은 소자 형성 영역(4)의 간격이 W이상일 때는 1/2W가 되고, 소자 영역의 간격이 최소 분리 폭 W일 때에는 양방으로부터의 폭의 합으로 W가 된다. 다시 말하면, 에칭으로 제거되는 SOI층(3)의 폭은 최소 분리 폭 W의 절반(W/2)에서 최소 분리 폭 W까지의 폭이 되고, 폭의 오차가 패턴의 조밀에 의해 영향을 받지 않게 된다. 이것은 그 후의 산화막을 매립하여, 그 산화막을 에칭하는 프로세스가 안정하게 되는 효과가 있다. 또, 이 질화막 스페이서(9)의 폭은 일반적으로 소자 영역의 최종 분리 폭 W의 절반 이하라 하면, 에칭으로 제거되는 SOI층(3)의 폭의 오차가 패턴의 조밀에 의해 영향을 받지 않는 효과가 있다.
[실시 형태 7]
제28도 및 제29도는 본 발명의 실시 형태 7의 SOI 반도체 장치를 도시하는 도면이다. 제28도는 SOI 반도체 장치로서 SOI DRAM의 구조를 도시하는 단면도이고, 제28도의 좌반은 메모리 셀부의 단면 구조도이며, 제28도의 우반은 주변 회로부의 단면 구조도이다. 제29도는 이 DRAM의 메모리 셀부의 평면도이다. 제29도의 단면 A-A′가 제28도의 좌반에 나타나 있다.
이들 도면에서, 메모리 셀부에서는 매립 산화막(2) 위에 SOI 소자 형성 영역(4)가 매립 산화막(5)를 끼워 좁은 간격으로 배치되어 있다. 또, 이 셀부에서는 이 위에 트랜스퍼 게이트(8a)가 연장하고, 층간 절연막(11a)에 저장 노드(12a:폴리실리콘), 셀 플레이트(23:실리콘 산화막 등의 절연막), 배선(12b:폴리실리콘)가 배치되어 있다. 또, 그 위에, 층간 절연막(11b)가 적층되고, 알루미늄 배선(12c)가 배치되어 있다.
한편, 주변 회로부에서는 매립 산화막(2) 위에 SOI 소자 형성 영역(4)가 패터닝되어 있고, 그 주위에 매립 산화막(5)가 동일 높이로 접속되며, 중간부의 두께가 두꺼운 LOCOS 산화막(6)에 이어져 있다. 이 구조에는 전술한 각 실시 형태로 후술하고자 하는 어긋남이 채용된다. 또, 이 주변 회로부에서는 층간 절연막(11a,11b)가 적층되고, 알루미늄 배선(12)가 꺼내져 있다.
이 실시 형태 7의 반도체 장치는 전술한 실시 형태 1을 미리 각 실시 형태에서 도시한 구조를 DRAM에 적용한 예를 도시하고 있다. 통상, DRAM은 래치 면적을 축소하기 위해, NMOS만으로 형성되는 셀 면적에서, 표시 형성 영역(4)는 최소 분리 폭으로 분리되어 있다. 또, 주변 회로부는 CMOS로 구성되기 때문에, PMOS와 NMOS의 분리 폭은 넓게 되어 있다. 이 패턴의 조밀에 의해, 주변부와 메모리 셀부의 트랜지스터의 특성이 다른 문제점이 있었다. 이 대책으로서, 실시 형태 1 등의 구조를 DRAM에 적용하면, 균일한 특성이 얻어진다. 또, 주변 회로는 고속 동작이 요구되기 때문에, 가능한 한 기생 용량을 저감하는 것이 바람직하다. 이 발명을 적용하면, 주변 회로의 기생 용량이 저감할 수 있는 효과가 있다.
이상 설명한 바와 같이, 본 발명에 의하면, SOI형 등의 박막 반도체 장치에서 분리된 소자 형성 영역 사이의 분리 절연막의 두께를 두껍게 할 수 있기 때문에, 배선 용량 등의 기생 용량을 저감할 수 있고, 또 SOI형 등의 박막 디바이스의 특장이라는 고속, 저소비, 저전력 회로 등으로의 적용이 가능하게 된다. 또, 본 발명에 의하면, 마스크 개수를 증가하지 않고, 기생 트랜지스터의 영향을 받지 않으며, 또 소스/드레인 사이의 리크 전류 레벨이 작은 SOI형 등의 박막 MOSFET 및 그 집적 회로의 형성을 가능하게 하는 제조 방법이 얻어진다. 또, 본 발명에 의하면, 트랜지스터 등의 소자 형성 영역의 패턴의 조밀에 관계없고, 균일한 특징을 갖는 디바이스의 형성이 가능하게 된다.

Claims (3)

  1. 절연막 위에 분리 형성된 박막 반도체의 복수개의 소자 형성 영역; 상기 소자 형성 영역들에 실질적으로 동일 두께로 연접한 제1절연막; 및 상기 제1절연막에 연접하고 선택된 상기 소자 형성 영역 사이에 형성되며 상기 소자 형성 영역의 두께보다 두꺼운 제2절연막을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 박막 반도체를 실리콘으로 형성하고, 상기 제1절연막 및 상기 제2절연막을 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치.
  3. 절연막 위에 형성된 반도체층에 다결정 반도체층을 적층하고 또 질화막을 적층하는 공정; 상기 질화막에 레지스트를 실시하고 상기 질화막 및 상기 다결정 반도체층을 패터닝하며 상기 패터닝된 다결정 반도체층의 측면에 질화막을 피복하는 공정; 상기 패터닝에 의해 노출하고 있는 상기 반도체층을 산화하여 산화막을 형성하는 공정; 상기 다결정 반도체층의 측면에 피착되어 있는 상기 질화막을 제거하고 상기 다결정 반도체층을 마스크로하여 노출된 상기 반도체층을 에칭 제거하여 상기 반도체층을 패터닝하는 공정; 및 상기 패터닝된 상기 반도체층과 상기 산화막과의 사이에 절연막을 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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