DE19651982A1

DE19651982A1 - Halbleitereinrichtung und Herstellungsverfahren derselben

Info

Publication number: DE19651982A1
Application number: DE19651982A
Authority: DE
Inventors: Toshiaki Iwamatsu; Takashi Ipposhi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-04-26
Filing date: 1996-12-13
Publication date: 1997-10-30
Anticipated expiration: 2016-12-14
Also published as: KR970072380A; US6410973B2; DE19651982C2; JP3529220B2; US20020014663A1; KR100233802B1; JPH09293873A; US5719426A; US5933745A

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung, spezieller betrifft sie die Struktur einer Halbleitereinrichtung, die in einem Dünnfilmhalbleiter gebildet ist, und ein Herstellungsverfahren derselben.

Eine integrierte Halbleiterschaltung mit weniger geerdeter bzw. schwebender Kapazität erzielt eine bessere Betriebseigenschaft durch Trennen von Schal tungselementen durch dielektrische Zonen. Bei dem Fall des Bildens von Tran sistoren in einer Dünnfilmsiliziumschicht, die auf einem Isolierfilm gebildet ist (im folgenden als SOI-Schicht bezeichnet), wird ein so genannt es MESA-Trennverfahren herkömmlicherweise verwendet. Bei dem MESA-Trennver fahren wird die SOI-Schicht zwischen den Schaltungselementen derart durch Ätzen entfernt, daß die Schaltungselemente getrennt werden, und Transistoren werden in jeder Halbleiterschicht, die komplett inselartig sind, gebildet. Das MESA-Trennverfahren weist viele Vorteile auf, einschließlich keinen Durch bruch mit den benachbarten Transistoren.

Fig. 30 bis 44 sind schematische Ansichten eines der Anmelderin bekannten SOI-MOSFETs. Genauer ist Fig. 30 eine Draufsicht, die eine Struktur eines der Anmelderin bekannten SOI-MOSFETs zeigt. Fig. 31 bis 44 sind schematische Ansichten, die ein Herstellungsverfahren des Transistors zeigen, und wobei Fig. 31 bis 37 Querschnittsansichten entlang der Linie A-A′ in Fig. 30 sind und die Schritte des Herstellungsverfahrens zeigen. Fig. 38 bis 44 sind Quer schnittsansichten entlang der Linie B-B′ in Fig. 30 und zeigen die Schritte des Herstellungsverfahrens. Fig. 37 zeigt eine Querschnittsstruktur entlang der Linie A-A′ einer ebenen Struktur von Fig. 30, und Fig. 44 zeigt eine Quer schnittsstruktur entlang der Linie B-B′ in Fig. 30.

Der SOI-MOSFET ist durch das MESA-Trennverfahren getrennt, und wie in den Figuren gezeigt ist, ist ein im Silizium vergrabener Oxidfilm 2 auf einem Siliziumsubstrat 1 derart gebildet, daß er als ein isolierendes Substrat dient. Eine Dünnfilmsiliziumhalbleiterschicht 3 ist weiter darauf gebildet und in Ele mentbildungsbereiche 4 aufgeteilt. Ein Siliziumoxidfilm 5 ist bis zu dem gleichen Niveau wie die Elementbildungsbereiche 4 so vergraben, daß jeder Bereich 4 umschlossen ist.

Es ist ein FET in jedem der Elementbildungsbereiche 4 gebildet und der FET weist einen Gateoxidfilm 7, eine Polysiliziumschicht 8, die als eine Gateelek trode dient, einen Isolierfilm 9 auf den Seiten der Gateelektrode und einen Source/Drainbereich 10 auf. Die Gateelektrode 8 ist aus einem Polysilizium gebildet, das Phosphor in einer Konzentration von nicht weniger als 1×10²⁰/cm³ enthält. Der Isolierfilm 9 umgibt den Gateisolierfilm 7 und das Gate 8. Die Halbleitereinrichtung weist weiter einen Zwischenschichtoxidfilm 11 und Metallanschlüsse 12 auf.

Im folgenden wird mit Bezug zu Fig. 31 bis 44 ein Herstellungsverfahren des SOI-MOSFETs beschrieben. Zuerst wird, wie in Fig. 31 und 38 gezeigt ist, die Oberfläche des SOI-Substrates 14, die das Siliziumsubstrat 1, den vergrabenen Oxidfilm 2 und die SOI-Schicht 3 aufweist, einer Oxidation von einer Filmdicke bis zu 10,0nm bis 20,0nm (100-200Å) unterworfen, wobei ein Oxid film 15 gebildet wird. Dann wird ein Resist 18 gebildet und ein Teil der SOI-Schicht 3 und des überlappenden Oxidfilms 15 werden durch Trockenätzen entfernt, wodurch die Elementbildungsbereiche (aktive Bereiche) 4 gebildet werden. Das Trennverfahren, das MESA-Trennen genannt wird, trennt somit die elektrische Verbindung zwischen benachbarten Transistoren durch Ent fernen eines Teils des SOIs durch. Dann wird ein Kanaldotieren so durchge führt, daß eine Einsatzspannung jeweils für den NMOS FET und den PMOS FET eingestellt wird, obwohl dies nicht gezeigt ist. Es wird ein Resist nur auf dem PMOS-Bereich gebildet und es werden Borionen mit 1 bis 6×10¹²/cm² bei 20KeV in den NMOS-Bereich implantiert. Das ist das Kanaldotieren für den NMOS FET. Weiter wird nach dem Entfernen des Resists auf dem PMOS-Be reich ein Resist nur auf dem NMOS-Bereich wieder gebildet, und Phosphor ionen mit 1-3×10¹¹/cm² werden mit 30KeV in den PMOS-Bereich implantiert. Das ist das Kanaldotieren für den PMOS FET.

Dann wird, wie in Fig. 32 und 39 gezeigt ist, ein Oxidfilm 21 von 100-500nm durch chemisches Abscheiden auf der Gasphase (CVD) abgeschieden. Danach wird, wie in Fig. 33 und 40 gezeigt ist, der abgeschiedene Oxidfilm 21 mit großer Anisotropie geätzt (Zurückätzen). Wie in diesen Figuren gezeigt ist, wird der Oxidfilm 5 in verschiedenen Formen abhängig von dem Raum oder Abstand zwischen den Elementbildungsbereichen 4 (Transistorbildungsbereiche) zurückgelassen. Als Ergebnis sind die Tran sistoreigenschaften von jedem Transistor nicht immer gleich, sondern unter schiedlich abhängig von dem Muster der Transistorbildungsbereiche 4. Genauer wird, wenn der Abstand von dem benachbarten Transistorbildungsbereich 4 groß ist, der Oxidfilm 5 wie ein Abstandshalter (Spacer) geformt. Andererseits wird, wenn der Abstand von dem benachbarten Transistorbildungsbereich 4 klein ist, der Oxidfilm 5 in einer vergrabenen oder gefüllten Form sein.

Dann werden, wie in Fig. 34 und 41 gezeigt ist, ein Gateisolierfilm 7 und ein Polysilizium 8 gebildet. Der Gateisolierfilm 7 weist eine Dicke von 10,0nm (100Å) auf und das Polysilizium (Poly-Si) 8 enthält Phosphor in einer Konzen tration von nicht weniger als 1×10²⁰/cm³ und weist eine Dicke von 200,0 nm (2000Å) auf.

Nach dem Bilden des Polysiliziums 8 in einem Muster der Gateelektrodenan schlüsse wird ein Resist nur auf dem PMOS-Bereich gebildet und es werden Phosphorionen von 1-3×10¹³/cm² mit 40KeV in den NMOS-Bereich implantiert, obwohl dies nicht gezeigt ist. Dies ist das LDD-Dotieren für den NMOS FET. Als nächstes wird ein Resist nur auf den NMOS-Bereich gebildet und es wer den Borionen von 1-3×10¹³/cm² mit 20KeV in den PMOS-Bereich implantiert, obwohl dies nicht gezeigt ist. Dies ist das LDD-Dotieren für den PMOS FET.

Nach dem Entfernen des Resists auf dem NMOS-Bereich wird ein Isolierfilm 9 nur auf der Seitenoberfläche der Gateelektrode 8 durch den in Fig. 35 und 42 gezeigten Schritt gebildet. Bei diesem Prozeß bzw. Verfahren wird ein Iso lierfilm zuerst abgeschieden und dann mit einer starken Anisotropie geätzt, wodurch der Isolierfilm 9 nur auf der Seitenoberfläche der Gateelektrode 8 selbst ausrichtend bzw. selbstjustierend zurückgelassen werden kann. Dann wird ein Resist nur auf dem PMOS-Bereich gebildet und es werden Phos phorionen von 4-6×10¹³/cm² mit 40KeV in den NMOS-Bereich implantiert, wie in Fig. 35 und 42 gezeigt ist. Das ist die Source/Draindotierung für den NMOS FET. Als nächstes wird ein Resist nur auf dem NMOS Bereich gebildet und es werden Borionen von 4-6×10¹³/cm² mit 20KeV in dem PMOS-Bereich implan tiert, obwohl dies nicht gezeigt ist. Dies ist das Source/Draindotieren für den PMOS FET.

Dann wird, wie in Fig. 36 und 43 gezeigt ist, der Zwischenschichtisolierfilm 11 mit einer Dicke von 700,0nm (7000Å) gebildet. Es wird ein Resist 18a weiter darauf gebildet, in dem Kontaktlöcher so gebildet werden, daß sie mit der Gateelektrode 8 und dem Source/Drainbereich 10 verbunden sind. Danach wird, wie in Fig. 37 und 44 gezeigt ist, eine Metallschicht, die hauptsächlich aus Aluminium besteht, durch Sputtern gebildet und die Aluminiumanschlüsse werden bemustert. Somit wird ein SOI MOSFET gebildet.

In den oben gezeigten Schritt in Fig. 33 und 40 des der Anmelderin bekannten Herstellungsverfahren ist es sicher, daß gewünschte Transistoreigenschaften erzielt werden, wenn der Oxidfilm 5 zwischen zwei benachbarten Transistor bildungsbereichen 4 gefüllt wird. Wenn der Oxidfilm 5 wie ein Abstandshalter geformt ist, gibt es einen Nachteil eines Buckels bzw. einer Erhöhung in der Eigenschaft unter der Einsatzspannung, was in einem Anstieg des Leckstromes resultiert.

Fig. 45 ist eine schematische Ansicht zum Erklären des Grundes eines solchen Nachteiles. Die Abstandshalter 5 werden durch das Zurückätzen des Oxidfilmes 11 überätzt und die Abstandshalter 5 werden weiter durch die Naßbehandlung zum Entfernen des Oxidfilms vor dem Gatebilden geätzt, wodurch ein oberer Eckbereich (parasitärer MOS) von jedem SOI-Elementbildungsbereich 4 freige legt wird. Als Ergebnis ist das elektrische Feld des Gates an den Eckabschnit ten konzentriert und die Einsatzspannung ist erniedrigt, was schließlich in einem Auftreten eines Buckels in der Charakteristik unterhalb der Einsatzspan nung resultiert.

Dennoch ist das Zurückätzen des Oxidfilms 11, das in den Schritten durchge führt wird, die in Fig. 32, 33 und 39, 44 gezeigt sind, ein wesentlicher Prozeß. Ohne das Zurückätzen werden sich die Charakteristika bzw. Eigenschaften ver schlechtern.

Fig. 46 bis 48 sind schematische Ansichten, die die erwähnten Nachteile erklä ren. Nach dem Ätzen der SOI-Schicht 3 unter Verwendung der Resistmaske 18, wie in Fig. 46 gezeigt ist, wird der Resist 18, wie in Fig. 47 gezeigt ist, ent fernt. Dann wird zur Zeit des Entfernens des Oxidfilms 15 auf dem Tran sistorbildungsbereich 4 durch die Naßbehandlung der vergrabene Oxidfilm 2 auch geätzt. In dem nachher durchgeführten Gatebildungsschritten umwickelt bzw. umgibt das Gate 8 die unteren Eckabschnitte des Transistorbildungsbe reiches 4, wie in Fig. 48 gezeigt ist. Die Konzentration des elektrischen Feldes des Gates findet auch an dem unteren Eckabschnitt des Transistorbildungsbe reiches 4 zusätzlich zu dem angeführten Nachteil der Konzentration des elek trischen Feldes des Gates an dem oberen Eckabschnitt statt. Als Ergebnis treten solche Schwierigkeiten auf, wie ein Erniedrigen der Einsatzspannung an dem unteren Eckabschnitt, eine Verschlechterung der Eigenschaft unterhalb der Einsatzspannung und ein Ansteigen des Drainleckstromes.

Ein anderer der Anmelderin bekannter Herstellungsprozeß wird im folgenden beschrieben. Fig. 49 bis 51 zeigen einen Prozeß, der ein chemisches, mecha nisches Polieren (CMP) benutzt, um Oxidfilme an den Kanten der Element bildungsbereiche davor zu schützen, daß sie ungleichmäßig abhängig von der Musterdicke geformt werden, d. h. ob oder ob nicht die Muster der Element bildungsbereiche (aktive Bereiche) auf einem SOI-Substrat dicht sind. Nach dem Ätzen einer SOI-Schicht 3 unter Verwendung einer Resistmaske 18 wie in Fig. 49 gezeigt ist, wird ein Oxidfilm 21 abgeschieden, wie in Fig. 50 gezeigt ist, und wird durch CMP poliert. In dieser Art wird die SOI-Schicht 3 als eine Stoppschicht verwendet, um einen Oberflächenniveauunterschied auszu gleichen. Trotzdem kann ein sogenanntes Tiefziehen bzw. Eindrücken an dem Oxidfilm 21 in Abhängigkeit der Musterdichte, wie in Fig. 51 gezeigt ist, auf treten. Folglich wird die Oxidfilmdicke zwangsläufig in dem Mittelabschnitt der Fläche, wo es einen großen Abstand zwischen benachbarten Transistor bildungsbereichen 4 gibt, reduziert, was zu einem Niveauunterschied und einem Ansteigen der Gatekapazität führt. Somit wird auch in diesem der Anmelderin bekannten Herstellungsverfahren die Transistoreigenschaft nicht verbessert.

Im folgenden wird ein weiteres der Anmelderin bekanntes Verfahren beschrie ben. Fig. 52 bis 55 zeigen ein Verfahren zum Zurverfügungstellen eines Er satzmusters auf der SOI-Schicht 3, um eine Reduzierung der Dicke des Oxid films aufgrund des erwähnten Tiefziehens zu verhindern. Wie in Fig. 52 gezeigt ist, werden die SOI-Schicht 3 und die Ersatzschicht 23 (Polysilizium oder ein Nitridfilm) unter Benutzung einer Resistmaske geätzt, und der Oxidfilm 21 wird darauf abgeschieden. Dann wird, wie in Fig. 53 gezeigt ist, unter Benut zung der Ersatzschicht 23 als ein Ätzstopp der Oxidfilm 21 durch CMP geätzt. Die Ersatzschicht wird dann, wie in Fig. 54 gezeigt ist, entfernt. Weiter wird der Teil des Dickoxidfilms 5 nahe der Kante der SOI-Schicht 3 durch eine Naßbehandlung, wie in Fig. 55 gezeigt ist, geätzt, wodurch der Niveauunter schied zwischen der SOI-Schicht 3 und dem Oxidfilm 5 ausgeglichen wird. Wenn irgendein steiler, stufenähnlicher Niveauunterschied noch zurückbleibt, können Gates nicht durch Bemustern gebildet werden. Dann wird ein Gate 8 durch Bemustern gebildet. Der Nachteil des Tiefziehens wird jedoch durch dieses der Anmelderin bekannte Verfahren nicht gelöst.

Ein weiteres der Anmelderin bekanntes Verfahren wird im folgenden beschrie ben. Fig. 56 bis 58 zeigen ein Verfahren, in dem ein Ersatzmuster des Feldes vorläufig bzw. vorbereitend in dem Bereich vorgesehen wird, in dem ein Ein drücken auftreten kann. Bei diesem Verfahren wird, wie in Fig. 56 gezeigt ist, ein Ersatzbereich 24 zusätzlich zu den benötigten Elementbildungsbereichen 4 vorgesehen, so daß das erwähnte Eindrücken verhindert wird. Es ist gewiß, daß das Eindrücken aufgrund des CMPs durch dieses Verfahren verhindert werden kann, aber das Ersatzmuster 24 der SOI-Schicht 3 verbleibt nach dem Bilden des Gateoxidfilms 7 und des Gates 8, wie in Fig. 58 gezeigt ist. Als Er gebnis wird die Gatekapazität unerwünscht durch die Existenz eines solchen Ersatz- bzw. Dummymusters der SOI-Schicht erhöht und es wird schwierig eine Schaltung zu erzielen, die aus einem SOI MOSFET mit niedriger Leistungsaufnahme und hoher Arbeitsgeschwindigkeit gebildet ist.

Ein weiteres der Anmelderin bekanntes Verfahren wird im folgenden beschrie ben. Fig. 59 bis 61 zeigen ein Verfahren, bei dem ein Ersatzmuster des Oxid filmes in einem Bereich zwischen benachbarten Transistorbereichen vorgesehen wird, um die gleichen Schwierigkeiten wie in dem vorherigen der Anmelderin bekannten Verfahren zu lösen. Wie in Fig. 59 gezeigt ist, wird ein Resist 18c durch eine zusätzliche Maske so gebildet, daß ein Ersatzmuster nach dem Ätzen der SOI-Schicht 3 gebildet wird. Wie in Fig. 60 gezeigt ist, wird das Er satzmuster 26 durch Ätzen des Oxidfilms 25, der auf der SOI-Schicht 3 abge schieden ist, unter Benutzung des erwähnten Resists 18c als Maske gebildet. Dann wird ein Oxidfilm 21 abgeschieden und, wie in Fig. 61 gezeigt ist, ein Oberflächenniveauunterschied wird durch CMP ausgeglichen. Bei diesem Ver fahren ist es sicher, daß die Schwierigkeiten des Tiefziehens und des Anstei gens der Gatekapazität gelöst werden, aber es muß die zusätzliche Maske 18c benutzt werden, um das Ersatzmuster 26 zu bilden. Weiterhin kann die Maske für die Ersatzmuster auf der bemusterten SOI-Schicht 3 verschoben sein.

Wie oben beschrieben wurde, wurde beim Herstellen eines SOI MOSFETs, daß MESA-Trennverfahren entwickelt, um die negativen Effekte des parasitäten Transistors auszuschalten. In jedem der der Anmelderin bekannten Herstel lungsverfahren gibt es jedoch eine ernsthafte Schwierigkeit darin, daß das Herstellungsverfahren eines Transistors mit gewünschten Eigenschaften schwierig ist. Eine Schwierigkeit tritt auf durch den durch das Tiefziehen ver ursachten Oberflächenniveauunterschied und durch ein Ansteigen der Gate kapazität, die durch die Musterdichte in den Transistorbildungsbereichen be einflußt wird.

Aufgabe der vorliegenden Erfindung ist es, eine SOI-Halbleitereinrichtung zur Verfügung zu stellen, die einen geringen Leckstrom in dem Source/Drain auf weist, und ein Herstellungsverfahren derselben.

Weiterhin soll eine integrierte SOI MOSFET-Schaltung und ein Herstellungs verfahren derselben zur Verfügung gestellt werden.

Weiterhin soll ein Herstellungsverfahren der integrierten SOI MOSFET-Schal tung zur Verfügung gestellt werden, die unabhängig vom Einfluß durch die Musterdichte der Transistorbildungsbereiche ist, ohne ein Ansteigen der Gate kapazität und ohne eines steilen Oberflächenniveauunterschiedes aufgrund von einem Eindrücken.

Entsprechend einem Aspekt weist eine Halbleitereinrichtung eine Mehrzahl von getrennten Elementbildungsbereichen von einem Dünnfilmhalbleiter, der auf einem Isolierfilm gebildet ist, auf. Es ist ein erster Isolierfilm an die Element bildungsbereiche angrenzend in im wesentlichen der gleichen Dicke wie die Elementbildungsbereiche gebildet. Es ist ein zweiter Isolierfilm an den ersten Isolierfilm angrenzend zwischen den Elementbildungsbereichen mit einer Dicke, die größer ist als die Dicke der Elementbildungsbereiche, gebildet.

In einem anderen Aspekt sind die Elementbildungsbereiche des Dünnfilmhalb leiters aus Silizium gebildet und der erste und der zweite Isolierfilm sind je weils aus einem Siliziumoxidfilm gebildet.

In einem anderen Aspekt sind die Elementbildungsbereiche des Dünnfilmhalb leiters aus Silizium gebildet und der erste Isolierfilm ist aus einem Silizium nitridfilm und der zweite Isolierfilm ist aus einem Siliziumoxidfilm gebildet.

In einem anderen Aspekt ist die gesamte Oberfläche der Elementbildungsbe reiche derart oxidiert, daß sie mit einem Oxidfilm bedeckt ist.

In einem anderen Aspekt ist eine Dotierung in die Seitenoberflächen der Ele mentbildungsbereiche derart implantiert, daß Abschnitte mit hoher Dotierungs konzentration gebildet sind.

In einem anderen Aspekt ist die Breite des ersten Isolierfilms so eingestellt, daß sie nicht größer ist als der minimale Abstand zwischen den Element bildungsbereichen.

Entsprechend einem anderen Aspekt ist die Halbleitereinrichtung aus einem Speicherzellenabschnitt und einem peripheren Schaltungsabschnitt gebildet. In dem peripheren Schaltungsabschnitt sind eine Mehrzahl von getrennten Elementbildungsbereichen des Dünnfilmhalbleiters auf einem Isolierfilm gebil det. Ein erster Isolierfilm ist angrenzend an die Elementbildungsbereiche in im wesentlichen der gleichen Dicke wie die Elementbildungsbereiche gebildet. Ein zweiter Isolierfilm ist an den ersten Isolierfilm angrenzend und zwischen den Elementbildungsbereichen mit einer Dicke gebildet, die größer ist als die der Elementbildungsbereiche.

Entsprechend einem anderen Aspekt wird in einem Herstellungsverfahren einer Halbleitereinrichtung eine polykristalline Halbleiterschicht auf einer Halbleiter schicht gebildet, die wiederum auf einem Isolierfilm gebildet ist, und es wird ein Nitridfilmleiter auf der polykristallinen Halbleiterschicht gebildet. Es wird ein Resist auf den Nitridfilm aufgebracht und der Nitridfilm und die poly kristalline Halbleiterschicht werden bemustert und eine Seitenoberfläche der bemusterten polykristallinen Halbleiterschicht wird mit einem Nitridfilm be deckt. Die Halbleiterschicht, die durch das Bemustern freigelegt ist, wird so oxidiert, das ein Oxidfilm gebildet wird. Der Nitridfilm, der auf die Seitenoberfläche der polykristallinen Halbleiterschicht abgeschieden ist wird entfernt, und die freigelegte Halbleiterschicht wird durch Ätzen zum Bemustern der Halbleiterschicht entfernt. Es wird ein Isolierfilm zwischen der bemusterten Halbleiterschicht und dem Oxidfilm vergraben bzw. gebildet.

In einem anderen Aspekt wird in dem Herstellungsprozeß der auf die obere Oberfläche der polykristallinen Halbleiterschicht aufgebrachte Nitridfilm ent fernt, während der Nitridfilm, der auf die Seitenoberfläche der polykristallinen Halbleiterschicht aufgebracht ist, entfernt wird. Die polykristalline Halbleiter schicht wird durch Ätzen entfernt, während die freigelegte Halbleiterschicht geätzt wird.

In einem anderen Aspekt wird in dem Herstellungsprozeß der Halbleitereinrich tung die Oberfläche der bemusterten Halbleiterschicht derart vorbereitend oxi diert, daß ein Oxidfilm vor dem Vergraben eines Isolierfilmes zwischen der bemusterten Halbleiterschicht und dem Oxidfilm gebildet wird.

In einem anderen Aspekt wird in dem Herstellungsprozeß einer Halbleiterein richtung eine polykristalline Halbleiterschicht auf einer Halbleiterschicht gebil det, die wiederum auf einem Isolierfilm gebildet ist, und es wird weiter ein Nitridfilm auf der polykristallinen Halbleiterschicht gebildet. Es wird ein Resist auf dem Nitridfilm aufgebracht und der Nitridfilm und die polykristalline Halbleiterschicht werden bemustert, und die Seitenoberfläche der bemusterten polykristallinen Halbleiterschicht wird mit einem Nitridfilm bedeckt. Die Halb leiterschicht, die durch das Bemustern freigelegt ist, wird derart oxidiert, daß ein Oxidfilm gebildet wird. Der auf die Seitenoberfläche und obere Oberfläche der polykristallinen Halbleiterschicht aufgebrachte Nitridfilm wird entfernt und die freigelegte Halbleiterschicht wird durch Ätzen unter Benutzung der poly kristallinen Halbleiterschicht als Maske zum Bemustern der Halbleiterschicht entfernt. Es wird ein Isolierfilm zwischen der bemusterten Halbleiterschicht und der polykristallinen Halbleiterschicht und dem Oxidfilm vergraben.

In einem anderen Aspekt wird in dem Herstellungsprozeß der Halbleitereinrich tung eine Dotierung vorbereitend in die Seitenoberfläche der bemusterten Halbleiterschicht vor dem Vergraben eines Isolierfilms zwischen der bemuster ten Halbleiterschicht, der polykristallinen Halbleiterschicht und dem Oxidfilm dotiert.

In einem anderen Aspekt wird in dem Herstellungsverfahren der Halbleiterein richtung eine Siliziumhalbleiterschicht als die Halbleiterschicht verwendet, wird eine Polysiliziumschicht als die polykristalline Halbleiterschicht verwen det, und wird entweder ein Siliziumoxidfilm oder ein Siliziumnitridfilm als der Isolierfilm verwendet.

In einem anderen Aspekt wird in dem Herstellungsprozeß der Halbleitereinrich tung die Dicke des Nitridfilms, der die Seitenoberflächen der bemusterten polykristallinen Halbleiterschicht bedeckt, so festgelegt, daß sie nicht größer als 1/2 des Abstandes zwischen den Transistorbildungsbereichen ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aufgrund der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 eine Draufsicht, die eine Struktur einer Halbleitereinrichtung (SOI/MOSFET) entsprechend einer ersten Ausführungsform zeigt;

Fig. 2-13 einen Herstellungsprozeß einer Halbleitereinrichtung (SOI/MOSFET) entsprechend der ersten Ausführungsform und Querschnittsstrukturen der Einrichtung in dem Verfahren;

Fig. 14-19 einen Herstellungsprozeß einer Halbleitereinrichtung (SOI/MOSFET) einer zweiten Ausführungsform und Querschnittsstrukturen der Einrichtung in dem Verfahren;

Fig. 20-22 einen Herstellungsprozeß einer Halbleitereinrichtung (SOI/MOSFET) entsprechend einer dritten Ausführungsform und Quer schnittsstrukturen der Einrichtung in dem Verfahren;

Fig. 23-24 ein Herstellungsprozeß einer Halbleitereinrichtung (SOI/MOSFET) entsprechend einer vierten Ausführungsform und Querschnittsstrukturen der Einrichtung in dem Verfahren;

Fig. 25-26 ein Herstellungsverfahren einer Halbleitereinrichtung (SOI/MOSFET) entsprechend einer fünften Ausführungsform und Quer schnittsansichten der Einrichtung in dem Verfahren;

Fig. 27 ein Herstellungsverfahren einer Halbleitereinrichtung (SOI/MOSFET) entsprechend einer sechsten Ausführungsform und eine Draufsicht der Einrichtung in dem Verfahren;

Fig. 28 eine Querschnittsansicht, die einen Aufbau einer Halbleitereinrichtung (SOI/MOSFET DRAM) einer siebten Ausführungsform zeigt;

Fig. 29 eine Draufsicht, die eine Struktur einer Halbleitereinrichtung (SOI/MOSFET DRAM) entsprechend einer siebten Ausführungsform;

Fig. 30 eine Draufsicht, die eine Struktur eines der Anmelderin bekannten SOI MOSFETs zeigt (das erste Beispiel des technischen Gebietes);

Fig. 31-37 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Verfahren entlang der Linie A-A′ von Fig. 30 zeigen;

Fig. 38-44 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Verfahren entlang der Linien B-B′ von Fig. 30 zeigen;

Fig. 45 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die eine Querschnittsstruktur der Einrichtung in dem Ver fahren zeigt;

Fig. 46-48 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Verfahren zeigen;

Fig. 49-51 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Verfahren zeigen (das zweite Beispiel);

Fig. 52-55 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Ver fahren zeigen (das dritte Beispiel);

Fig. 56-58 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Ver fahren zeigen (das vierte Beispiel);

Fig. 59-61 ein Herstellungsverfahren eines der Anmelderin bekannten SOI MOSFETs, die Querschnittsstrukturen der Einrichtung in dem Ver fahren zeigen (das fünfte Beispiel).

Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden im folgenden detailliert in Bezug zu den beigefügten Figuren beschrieben.

Erste Ausführungsform

Fig. 1 bis 13 sind schematische Ansichten, um eine Struktur einer SOI-Halb leitereinrichtung und ein Herstellungsverfahren entsprechend der ersten Aus führungsform zu erklären. Fig. 1 ist eine Draufsicht, die eine Struktur eines SOI MOSFETs dieser Ausführungsform zeigt, Fig. 2 bis 12 sind Quer schnittsansichten entlang der Linie A-A′ von Fig. 1, um eine Reihe von Her stellungsschritten des Transistors zu zeigen, und Fig. 13 ist eine Quer schnittsansicht der Struktur entlang der Linie B-B′ von Fig. 1.

Der SOI MOSFET ist durch das MESA-Trennverfahren getrennt, und wie in den Figuren, speziell in Fig. 1, 12 oder 13, gezeigt ist, wird ein im Silizium vergrabener Oxidfilm 2 (Isolierfilm) auf einem Siliziumsubstrat 1 derart gebil det, daß es als ein Isoliersubstrat dient, und die Elementbildungsbereiche 4 werden darauf von einer Dünnfilmhalbleiterschicht 3 gebildet und voneinander getrennt. Es wird ein Siliziumoxidfilm 5 (erster Isolierfilm) vergraben, der die Elementbildungsbereiche 4 in der gleichen Höhe wie die Elementbildungsbe reiche 4 umgibt. In dem Gebiet, wo der Abstand zwischen benachbarten Ele mentbildungsbereichen 4 klein ist, wird nur der Oxidfilm 5 vergraben oder ein gefüllt, während in dem Gebiet, wo der Abstand zwischen den benachbarten Elementbildungsbereichen 4 groß ist, ein Trennsiliziumoxidfilm 6 (zweiter Iso lierfilm) dazwischen gebildet wird. Der Trennsiliziumoxidfilm 6 ist dicker und höher als die Elementbildungsbereiche 4. Es wird angemerkt, daß der vergra bene Oxidfilm 5 in einer solchen Art gebildet wird, daß er von dem Niveau des Elementbildungsbereiches 4 langsam höher wird bis zu dem Niveau des Iso lieroxidfilms 6, wodurch die Oberflächen stufenlos und sanft ohne einen stufenähnlichen Niveauunterschied verbunden werden.

Es wird in jedem Elementbildungsbereich 4 ein FET gebildet. Der FET weist einen Gateisolierfilm 7, eine Polysiliziumschicht 8, die als eine Gateelektrode dient, einen Isolierfilm 9 auf der Seitenoberfläche der Gateelektrode und einen Source/Drainbereich 10 auf. Die Gateelektrode 8 ist aus einem Polysilizium gebildet, daß Phosphor in einer Konzentration von nicht weniger als 1×10²⁰/cm³ enthält. Der Isolierfilm 9 umgibt den Gateisolierfilm 7 und das Gate 8. Die Halbleitereinrichtung dieser Ausführungsform weist weiter einen Zwischenschichtoxidfilm 11 und Metallverbindungen 12 auf.

Die Halbleitereinrichtung dieser ersten Ausführungsform weist im wesentlichen keinen stufenähnlichen Niveauunterschied zwischen der SOI-Schicht, die als Elementbildungsbereiche 4 dient, und dem vergrabenen Oxidfilm 5 auf. Weiter hin wird das Polysilizium zur Zeit des Bemusterns des Gates nicht zurückge lassen und daher gibt es kein Kurzschließen des Gates. Weiterhin können, da der Trennoxidfilm 6 dick gebildet werden kann, eine parasitäre Kapazität, wie z. B. eine Verbindungskapazität, reduziert werden, und die so erhaltene Halb leitereinrichtung kann in jeder Schaltung von hoher Geschwindigkeit, niedriger Leistungsaufnahme und niedriger Spannung, durch die die SOI-Typ Halb leitereinrichtung gekennzeichnet ist, angewendet werden. In dieser Art können Einrichtungen unabhängig von der Musterdichte in dem Element- (Transistor) bildungsbereichen mit gleichen Eigenschaften gebildet werden.

Im folgenden wird ein Herstellungsverfahren der Halbleitereinrichtung ent sprechend der ersten Ausführungsform beschrieben. Zuerst wird, wie in Fig. 2 gezeigt ist, ein SOI-Substrat 14, das das Siliziumsubstrat 1, den vergrabenen Oxidfilm 2 (Isolierfilm) und die SOI-Schicht 3 (Dünnfilmhalbleiterschicht) ent hält, vorbereitet. Das SOI-Substrat 14 kann durch SIMOX, durch Verbinden von Scheiben oder durch ein anderes Verfahren gebildet werden. Auf diesem SOI-Substrat 14 wird ein Oxidfilm 15 durch CVD unter der Oxidationsbedin gung von ungefähr 800°C gebildet. Alternativ wird ein Oxidfilm 15 durch Oxi dieren der SOI-Schicht 3 unter der Oxidationsbedingung von ungefähr 800°C gebildet. Es wird ein Polysiliziumschicht 16 (polykristalline Halbleiterschicht) mit einer Dicke von 100,0nm (1000Å) auf dem Oxidfilm 15 gebildet und es wird weiter ein Nitridfilm 17 mit einer Dicke von 100,0 bis 200,0nm (1000 bis 2000Å) darauf bei ungefähr 700°C gebildet. Dann wird ein Resist entsprechend den aktiven Bereichen (Elementbildungsbereichen) bemustert.

Dann werden der Nitridfilm 17 und das Polysilizium 16 durch Trockenätzen unter Verwendung des Resists 18 als Maske, wie in Fig. 3 gezeigt ist, entfernt. Als nächstes wird ein Nitridfilm 19 darauf derart abgeschieden, daß die mini male Trennbreite W zwischen den aktiven Bereichen vergraben bzw. gefüllt wird. Dann wird, wie in Fig. 4 gezeigt ist, der abgeschiedene Nitridfilm 19 unter der Ätzbedingung einer starken Anisotropie geätzt und nur an der Seitenoberfläche des bemusterten Nitridfilms 17 und des Polysiliziums 16 in der Form eines Abstandshalters 20 (Nitridfilm) zurückgelassen. Die SOI-Schicht 3, die unterhalb des freigelegten Oxidfilms 15 liegt, wird dann oxidiert. Wie in Fig. 5 gezeigt ist, erreicht der durch Oxidieren der SOI-Schicht 3 gebil dete Oxidfilm 6 den vergrabenen Oxidfilm 2. Die Wachstumsrate bzw. -ge schwindigkeit des getrennten Oxidfilms 6 ist unterschiedlich in Abhängigkeit der Größe des Musters und das Wachstum in dem Bereich einer kleinen Breite wird verzögert. Um dies auszugleichen, ist es bevorzugt eine längere Oxidie rungszeit festzulegen, so daß die SOI-Schicht 3 in dem Bereich der kleinen Breite komplett oxidiert werden kann. Die SOI-Schicht 3 mit einer Filmdicke von 100,0nm (1000Å) wird unter der Bedingung des Bildens eines Oxidfilms mit einer Dicke von 120,0 bis 250,0nm (1200-2500Å) gebildet.

Der Nitridfilm 17 und der Nitridfilmabstandshalter 20 werden durch eine Naß behandlung, wie in Fig. 6 gezeigt ist, entfernt. Dann wird das Polysilizium 16 auf dem Oxidfilm 15 durch Trockenätzen, wie in Fig. 7 gezeigt ist, entfernt, wodurch der freigelegte Oxidfilm 15 und die darunterliegende SOI-Schicht 3 auch entfernt werden. Somit wird die SOI-Schicht 3 bemustert. Es ist auch möglich, den Oxidfilm 15 vorbereitend durch eine Naßbehandlung zu entfernen und dann das Polysilizium 16 trocken zu ätzen.

Dann wird, wie in Fig. 8 gezeigt ist, ein Oxidfilm 21 auf der gesamten Ober fläche durch CVD abgeschieden und der abgeschiedene Oxidfilm 21 wird zum größten Teil durch Trockenätzen, wie in Fig. 9 gezeigt ist, entfernt. Durch die ses Verfahren kann der Oxidfilm 5 (Isolierfilm) in dem Platz vergraben werden, wo die SOI-Schicht 3 durch Ätzen entfernt wurde. Es wird angemerkt, daß kein starker Niveauunterschied zwischen der SOI-Schicht 3 und dem vergrabe nen Oxidfilm 5, wie in Fig. 9 gezeigt ist, vorhanden ist.

Dann wird eine Kanaldotierung jeweils für einen PMOS-Bereich und einen NMOS-Bereich durchgeführt, obwohl dies nicht gezeigt ist. Dann wird, wie in Fig. 10 gezeigt ist, ein Gateoxidfilm 7 auf der Oberfläche der SOI-Schicht 3 gebildet und ein Polysiliziumgate 8 wird darauf abgeschieden. Es wird eine LDD-Struktur durch das bekannte Transistorverfahren gebildet und es wird ein Source/Drain gebildet, obwohl dies nicht gezeigt ist. Als nächstes werden ein Zwischenschichtoxidfilm 11 und ein Resist 22, wie in Fig. 11 gezeigt ist, auf gebracht, und die Aluminiumverbindung 12, wird, wie in Fig. 13 gezeigt ist, gebildet.

In dem Herstellungsverfahren der SOI MOSFET-Halbleitereinrichtung ent sprechend dieser Ausführungsform wird kein Polysilizium zur Zeit des Be musterns des Gates zurückgelassen, da es im wesentlichen keinen stufenähn lichen Niveauunterschied zwischen den SOI-Bildungsbereichen 4 und dem ver grabenen Oxidfilm 5 gibt. Daher ist kein Kurzschließen des Gates vorhanden. Weiterhin kann, da der Trennoxidfilm 6 dick gebildet werden kann, eine para sitäre Kapazität, wie z. B. eine Anschluß- bzw. Verbindungskapazität, verrin gert werden. Die so erhaltene Halbleitereinrichtung ist für jede Schaltung mit hoher Geschwindigkeit, niedriger Leistungsaufnahme und niedriger Spannung, durch die die SOI-Einrichtung gekennzeichnet ist, anwendbar. In dieser Art können Einrichtungen mit gleichen Eigenschaften unabhängig von der Muster dichte der Einrichtungs-(Transistor)bildungsbereiche gebildet werden.

2. Ausführungsform

Ein anderes Herstellungsverfahren der SOI-Halbleitereinrichtung, die in Fig. 1, 12 und 13 gezeigt ist, wird durch die zweite Ausführungsform zur Verfügung gestellt, welche im folgenden mit Bezug zu Fig. 14 bis 19 beschrieben wird. Fig. 14 bis 19 sind Querschnittsansichten entlang der Linie A-A′ von Fig. 1 und zeigen das Herstellungsverfahren der Einrichtung.

Zuerst wird, wie in Fig. 14 gezeigt ist, ein SOI-Substrat 14 vorbereitet, das ein Siliziumsubstrat 1, einen vergrabenen Oxidfilm 2 (Isolierfilm) und eine SOI-Schicht 3 (Dünnfilmhalbleiterschicht) enthält. Das SOI-Substrat 14 kann durch SIMOX, durch Verbinden von Scheiben oder durch ein anderes Verfahren ge bildet werden. Wie in Fig. 14 gezeigt ist, wird ein Oxidfilm 15 von 10,0 bis 30,0nm (100 bis 300Å) durch das CVD Verfahren unter der Oxidationsbedin gung von ungefähr 800°C gebildet, oder der Oxidfilm 15 wird durch Oxidieren der SOI-Schicht 3 unter der Oxidierungsbedingung von ungefähr 800°C gebil det. Dann wird eine Polysiliziumschicht 16 (polykristalline Halbleiterschicht) von 200,0nm (2000Å) Dicke auf dem Oxidfilm 15 gebildet und es wird weiter ein Nitridfilm 17 mit 100,0 bis 200,0 nm (1000 bis 2000Å) Dicke darauf bei un gefähr 700°C gebildet. Dann wird ein Resist 18 entsprechend den aktiven Be reichen (Elementbildungsbereiche) bemustert.

Der Nitridfilm 17 und das Polysilizium 16 werden dann selektiv durch Trockenätzen unter Verwendung des Resists 18 als Maske, wie in Fig. 15 ge zeigt ist, entfernt. Als nächstes wird ein Nitridfilm mit einer ausreichenden Dicke auf der gesamten Oberfläche derart abgeschieden, daß eine minimale Trennbreite zwischen den aktiven Bereichen vergraben bzw. gefüllt wird, ob wohl dies nicht gezeigt ist. Dann wird der abgeschiedene Nitridfilm unter der Ätzbedingung einer starken Anisotropie geätzt, so daß Abstandshalter 20 (Nitridfilm) nur auf den Seitenoberflächen des bemusterten Nitridfilmes 17 und des Polysiliziums 16, wie in Fig. 15 gezeigt ist, gebildet werden. Die SOI-Schicht 3, die unterhalb des freigelegten Oxidfilms 15 liegt, wird dann, wie in Fig. 15 gezeigt ist, oxidiert. Der Oxidfilm 6, der durch Oxidieren der SOI-Schicht 3 gebildet ist, erreicht den vergrabenen Oxidfilm 2.

Die Wachstumsgeschwindigkeit des Oxidfilms 6 ist abhängig von der Größe des Musters verschieden und das Wachstum in dem Bereich von schmaler Breite wird verzögert. Um dies auszugleichen, ist es bevorzugt, daß eine längere Oxi dationszeit bestimmt wird, so daß die SOI-Schicht 3 in dem Bereich von schmaler Breite vollständig oxidiert werden kann. Die SOI-Schicht 3 mit 100,0nm (1000Å) Filmdicke wird unter der Bedingung des Bildens eines Oxidfilmes mit 120,0 bis 250,0nm (1200 bis 2500Å) Dicke oxidiert. Die voran gehenden Schritte sind im wesentlichen die gleichen wie in der ersten Ausfüh rungsform und daher ist die Beschreibung vereinfacht.

Als nächstes werden der Nitridfilm 17 und der Nitridfilmabstandshalter 20 durch eine Naßbehandlung, wie in Fig. 16 gezeigt ist, geätzt. Dann werden unter Verwendung der Polysiliziumschicht 16 als Maske der Oxidfilm 15, der nicht mit der Polysiliziumschicht 16 bedeckt ist, und die SOI-Schicht 3 die darunter liegt, durch Trockenätzen entfernt und die SOI-Schicht 3 wird be mustert. Somit werden die Elementbildungsbereiche 4 gebildet. Zu dieser Zeit wird die Polysiliziumschicht 16 auch derart dünner gemacht, das sie ungefähr 100,0nm (1000Å) Dicke aufweist. Dann wird, wie in Fig. 16 gezeigt ist, ein Oxidfilm 21 durch CVD auf der gesamten Oberfläche abgeschieden und der ab geschiedene Oxidfilm 21 wird durch Trockenätzen, wie in Fig. 16 gezeigt ist, zum großen Teil entfernt. Durch dieses Verfahren werden die Oxidfilme 5 in den Plätzen zurückgelassen, wo die SOI-Schicht 3 durch Ätzen entfernt wurde. Danach wird, wie in Fig. 18 gezeigt ist, das Polysilizium 16 durch isotropes Plasmaätzen entfernt und der vergrabene Oxidfilm 15 und der Oxidfilm 15 auf der Oberfläche werden durch eine HF-(Flußsäure)Behandlung geglättet.

Dann wird eine Kanaldotierung jeweils für einen PMOS-Bereich und einen NMOS-Bereich durchgeführt, obwohl dies nicht gezeigt ist. Dann wird, wie in Fig. 19 gezeigt ist, ein Gateoxidfilm 7 auf der Oberfläche der Elementbildungs bereiche 4 gebildet und darauf wird ein Polysiliziumgate 8 abgeschieden. Da nach wird eine LDD-Struktur durch den bekannten Transistorprozeß gebildet, wird ein Source/Drain gebildet und werden Aluminiumverbindungen gebildet, obwohl dies nicht gezeigt ist.

Bei dem Herstellungsverfahren der SOI-MOSFET-Halbleitereinrichtung ent sprechend dieser Ausführungsform gibt es im wesentlichen keinen stufenähn lichen Höhenunterschied zwischen den SOI-Bildungselementbereichen 4 und dem vergrabenen Oxidfilm 5. Folglich ist das Polysilizium zur Zeit des Be musterns des Gates nicht zurückgelassen und daher gibt es kein Kurzschließen des Gates. Weiterhin kann eine parasitäre Kapazität, wie z. B. eine Anschluß kapazität, reduziert werden, da der Trennoxidfilm 6 dick gebildet werden kann. Die so erhaltene Halbleitereinrichtung ist für jede Schaltung hoher Geschwin digkeit, niedriger Leistungsaufnahme und niedrige Spannung, durch die eine SOI-Einrichtung gekennzeichnet ist, anwendbar. In dieser Art können Einrich tungen mit gleichen Eigenschaften unabhängig von der Musterdichte der Ein richtung-(Transistor)bildungsbereiche gebildet werden.

3. Ausführungsform

Fig. 20 bis 22 sind schematische Ansichten, die ein Herstellungsverfahren ent sprechend der dritten Ausführungsform erklären. In Fig. 7 und 8 der ersten Ausführungsform ist das Verfahren des Vergrabens des Oxidfilms 5 durch CVD in dem Bereich, wo die SOI-Schicht 3 geätzt wurde, gezeigt. Es wird ein Nitridfilm anstatt des Oxidfilms, wie unten beschrieben, vergraben.

Fig. 20 entspricht Fig. 8 der ersten Ausführungsform und zeigt das entweder ein Oxidfilm 21 oder ein Nitridfilm 21a durch CVD auf einer SOI-Schicht 3 und einem Trennoxidfilm 6 ab geschieden wird. In dem Fall, in dem der Oxid film 21 verwendet wird, wird der LOCOS-Oxidfilm 6 auch geätzt und die Filmdicke wird zur Zeit des Ätzens des Oxidfilms 21 so reduziert, daß der vergrabene Film 5, wie in Fig. 21 gezeigt ist, gebildet wird. Diese Reduzierung der Filmdicke führt zu einem Ansteigen der Kapazität des Gates und des An schluß, was in einer Verschlechterung der Einrichtungseigenschaften resultiert.

Um dies auszugleichen wird der Nitridfilm 21a benutzt. Fig. 22 zeigt einen Zustand, in dem der abgeschiedene Nitridfilm 21a geätzt wird und der vergra bene Nitridfilm 5a zurückgelassen wird. In dieser Art kann die Reduzierung der Filmdicke des LOCOS-Oxidfilms 6 durch Verwenden des Nitridfilms 21a ver hindert werden. Das Abscheiden des Nitridfilms 21a kann durch CVD durchge führt werden und das Ätzen kann entweder durch Trockenätzen unter der Be dingung einer starken Anisotropie oder durch CMP durchgeführt werden. Es ist auch möglich, Naßätzen mit Trockenätzen oder CMP zu kombinieren.

Ebenso ist der Nitridfilm auf den Isolierfilm in der vorhergehenden zweiten Ausführungsform so anwendbar, daß er benachbart zu der SOI-Schicht 3, die als die Elementbildungsbereiche dienen, vergraben wird und der gleiche Vorteil wird erzielt.

4. Ausführungsform

Fig. 23 und 24 sind schematische Ansichten zum Erklären eines Herstellungs verfahrens entsprechend der vierten Ausführungsform. Mit Bezug zu Fig. 23 wird in dem Herstellungsverfahren entsprechend dieser vierten Ausführungs form das Polysilizium 16, wie in Fig. 7 der vorhergehenden ersten Ausfüh rungsform gezeigt ist, geätzt, und dann wird ein Oxidfilm 7a auf der SOI-Schicht 3 durch Oxidieren der SOI-Schicht 3 gebildet. Fig. 23 zeigt eine Struktur, bei der die gesamte Oberfläche der zurückgelassenen SOI-Schicht 3, d. h. der Elementbildungsbereiche 4, mit den Oxidfilmen 7a und 15 bedeckt wird. Das Bedecken findet nach dem Trockenätzenteil der SOI-Schicht 3, wie in Fig. 7 in der ersten Ausführungsform gezeigt ist, statt.

Dann wird, in der gleichen Art wie in Fig. 8 gezeigt ist, der Oxidfilm 21 auf der gesamten Oberfläche durch CVD abgeschieden und der abgeschiedene Oxidfilm 21 wird durch Trockenätzen, wie in Fig. 24 gezeigt ist, entfernt. Durch diesen Schritt wird der Oxidfilm 5 in dem Bereich, wo die SOI-Schicht 3 durch Ätzen entfernt wurde, vergraben. Es wird angemerkt, daß es fast keinen stufenartigen Niveauunterschied zwischen der SOI-Schicht 3 und den vergrabe nen Oxidfilm 5 gibt, wie in Fig. 24 gezeigt ist.

Dann wird jeweils eine Kanaldotierung für einen PMOS-Bereich und einen NMOS-Bereich durchgeführt, obwohl dies nicht gezeigt ist. Dann wird, wie in Fig. 24 gezeigt ist, ein Gateoxidfilm 7 auf der Oberfläche der zurückgelassenen SOI-Schicht 3 gebildet, d. h. den Elementbildungsbereichen 4, und das Poly siliziumgate 8 wird darauf abgeschieden. Danach werden eine LDD-Struktur durch das bekannte Transistorverfahren, der Source/Drain und die Alumi niumanschlüsse gebildet, obwohl dies nicht gezeigt ist.

In dem Herstellungsverfahren, wie oben beschrieben, ist der CVD-Oxidfilm 5, wie in Fig. 24 gezeigt ist, nicht in direktem Kontakt mit der SOI-Schicht 3 aufgrund des Oxidfilms 7a, der durch Oxidieren der SOI-Schicht 3 gebildet ist. Daher wird die Ausbeute der Einrichtungen verbessert. Weiter wird Polysili zium nicht zur Zeit des Bemusterns des Gates 8 zurückgelassen, da es im wesentlichen keinen stufenähnlichen Niveauunterschied zwischen den SOI-Ele mentbildungsbereichen 4 und dem vergrabenen Oxidfilm 5 gibt, und daher gibt es kein Kurzschließen des Gates 8. Weiterhin kann eine parasitäre Kapazität, wie z. B. eine Anschlußkapazität, reduziert werden, da der Oxidfilm 6 in den getrennten Bereichen dicker gemacht werden kann. Folglich ist die so erhaltene Halbleitereinrichtung auf jede Schaltung mit hoher Geschwindigkeit, niedriger Leistungsaufnahme und niedriger Spannung anwendbar, durch die die SOI-Ein richtung gekennzeichnet ist. In dieser Art können Einrichtungen mit gleichen Eigenschaften unabhängig von der Musterdichte gebildet werden.

5. Ausführungsform

Fig. 25 und 26 sind Querschnittsansichten, die den Herstellungsprozeß ent sprechend der fünften Ausführungsform zeigen. Fig. 25 zeigt einen Zustand bevor der CVD-Oxidfilm 21 in dem in Fig. 16 gezeigten Verfahren der vorher gehenden zweiten Ausführungsform ab geschieden wird und in dem die SOI-Schicht 3, der Oxidfilm 15 und das Polysilizium 16 gestapelt und bemustert werden bzw. sind. Dann wird die Seitenoberfläche der SOI-Schicht 2 oxidiert und mit Bor schräg bzw. schrägeinfallend dotiert, wie durch die Pfeile in Fig. 26 angedeutet wird. Da das Polysilizium 16 auf der Oberfläche der SOI-Schicht 3 als Maske dient, wird die Oberfläche der SOI-Schicht 3 nicht komplett mit Bor dotiert. Somit kann nur die Seitenoberfläche der SOI-Schicht 3 stark dotiert werden, wodurch ein hochdotierter Bereich 23 gebildet wird. Das Her stellungsverfahren der fünften Ausführungsform ist in Fig. 25 und 26 gezeigt, und Fig. 26 zeigt das Verfahren um Bor in die Kante des NMOS zu implan tieren. Dieses Verfahren weist den Vorteil des Ansteigens der Einsatzspannung des parasitären Transistors an der Kante der SOI-Schicht 3 auf. Somit können in der fünften Ausführungsform Einrichtungen mit gleichen Eigenschaften un abhängig von der Musterdichte gebildet werden.

6. Ausführungsform

Fig. 27 ist eine Draufsicht einer Struktur um die sechste Ausführungsform zu erläutern. In Fig. 27 ist die minimale Trennbreite zwischen den Element bildungsbereichen 4 als W bezeichnet. In dieser sechsten Ausführungsform ist die Dicke des Nitridfilms 19 zur Zeit des Abscheidens und somit die Dicke des Nitridfilmabstandhalters 20, der in Fig. 3 oder 4 der vorhergehenden ersten Ausführungsform gezeigt ist, so bestimmt, daß sie die Hälfte der minimalen Trennbreite wie zwischen den Einrichtungsbereichen, die in Fig. 27 gezeigt sind, beträgt. Als Ergebnis ist die Breite der SOI-Schicht 3, die durch Ätzen entfernt ist, 1/2W, wenn der Abstand zwischen den Elementbildungsbereichen 4 größer als W ist. Die Breite der SOI-Schicht 3, die durch Ätzen entfernt ist, ist in einem Breitenbereich von einer Hälfte der minimalen Trennbreite W (W/2) bis zu der minimalen Trennbreite W. Somit wird eine Änderung in der Breite nicht durch die Musterdichte beeinflußt, wodurch das Vergraben und das Ätzen eines Oxidfilmes zuverlässig durchgeführt wird.

Wenn die Dicke des Nitridfilms 19 (die Breite des Nitridfilmabstandshalters 20) bestimmt wird, sollte sie nicht größer sein als die minimale Trennbreite W zwischen den Einrichtungsbereichen. Eine Variation der Breite der SOI-Schicht 3, die durch Ätzen entfernt ist, wird nicht durch die Musterdichte der Ele mentbildungsbereiche 4 bewirkt.

7. Ausführungsform

Fig. 28 und 29 sind schematische Ansichten, die eine SOI-Halbleitereinrichtung entsprechend der siebten Ausführungsform zeigen. Fig. 28 ist eine Quer schnittsansicht, die eine Struktur einer SOI-Halbleitereinrichtung, die als ein SOI-DRAM dient, zeigt und in der die linke Hälfte eine Querschnittsansicht ist, die eine Struktur des Speicherzellenabschnittes zeigt, und die rechte Hälfte eine Querschnittsansicht ist, die eine Struktur eines peripheren Schaltungsab schnittes zeigt. Fig. 29 ist eine Draufsicht, die die Speicherzelle des DRAMs zeigt. Die Querschnittsansicht entlang der Linie A-A′ von Fig. 29 ist in der linken Hälfte von Fig. 28 gezeigt.

Mit Bezug zu den Figuren sind eine Mehrzahl von SOI-Elementbildungsbe reichen 4 mit kleinen Abständen auf einem vergrabenen Oxidfilm 2 in dem Speicherzellenabschnitt gebildet. Zwischen benachbarten Elementbildungsbe reichen 4 ist jeweils ein vergrabener Oxidfilm 5 vorgesehen. Übertragungsgates 8a sind weiter darauf gebildet und Polysiliziumspeicherknoten 12a, Zellplatten 23 (Isolierfilm, wie z. B. ein Siliziumoxidfilm) und Polysiliziumanschlüsse 12b sind auf einem Zwischenschichtisolierfilm 11a in dem Speicherzellenabschnitt angeordnet. Ein anderer Zwischenschichtisolierfilm 11b ist darauf gestapelt und Aluminiumverbindungen 12c sind weiter darauf gebildet.

In dem peripheren Schaltungsabschnitt sind andererseits die SOI-Elementbil dungsbereiche 4 auf dem vergrabenen Oxidfilm 2, der durch einen vergrabenen Oxidfilm 5 in dem gleichen Oberflächenniveau umgeben ist, bemustert. Der vergrabene Oxidfilm 5 ist wiederum angrenzend an den LOCOS-Oxidfilm 6, der eine große Dicke in einem Zwischenbereich aufweist. Jede der vorhergehenden Ausführungsformen kann für diese Struktur verwendet werden. Weiter sind die Zwischenschichtisolierfilme 11a und 11b darauf gestapelt und ein Alumi niumanschluß 12 ist herausgeführt.

Die siebte Ausführungsform zeigt ein Beispiel einer Halbleitereinrichtung, in der jede in der ersten Ausführungsform und den anderen vorhergehenden Aus führungsformen beschriebene Struktur auf ein DRAM angewendet wird. Im all gemeinen sind in dem DRAM, in dem der Zellbereich nur aus NMOS gebildet ist, die Elementbildungsbereiche 4 mit der minimalen Trennbreite getrennt, so daß die Chipfläche minimiert wird. Andererseits ist in dem peripheren Bereich, der aus CMOS gebildet ist, die Trennbreite zwischen PMOS und NMOS groß. Aufgrund eines solchen Unterschiedes in der Musterdichte tritt ein Nachteil in den Transistoreigenschaften zwischen dem peripheren Abschnitt und dem Speicherzellenabschnitt auf. Dieser Nachteil kann durch Anwenden der Struk tur, die in der ersten Ausführungsform oder in den anderen Ausführungsformen gezeigt ist, auf den DRAM gelöst werden, um einheitliche Eigenschaften zu erzielen. Von dem Standpunkt der hohen Betriebsgeschwindigkeit ist es wünschenswert, daß die parasitäre Kapazität in der peripheren Schaltung so klein wie möglich gemacht wird. In der vorliegenden Erfindung ist ein solcher Vorteil der Reduzierung der parasitären Kapazität in der peripheren Schaltung erreicht.

Wie soweit beschrieben wurde, kann in der Dünnfilmhalbleitereinrichtung der Isolierfilm zwischen den getrennten Elementbildungsbereichen dicker gebildet werden und daher kann eine parasitäre Kapazität, wie z. B. eine Anschluß kapazität, reduziert werden. Die so erhaltene Halbleitereinrichtung ist auf jede Schaltung hoher Geschwindigkeit, niedriger Leistungsaufnahme und niedriger Spannung, die durch eine Dünnfilmeinrichtung, wie z. B. eine SOI-Typ Halb leitereinrichtung, gekennzeichnet sein kann, anwendbar.

In dem Herstellungsverfahren der Halbleitereinrichtung ist es möglich, einen Dünnfilm MOSFET, wie z. B. einen SOI-Typ zu bilden, der frei von einem Ein fluß durch einen parasitären Transistor ist und ein geringes Leckstromniveau zwischen dem Source/Drain aufweist, ohne eine Maske bzw. die Maskenzahl zu erhöhen. Und es ist auch möglich, eine integrierte Schaltung zu bilden, die einen solchen Dünnfilm MOSFET enthält.

Weiter können Halbleitereinrichtungen mit gleichen Eigenschaften unabhängig von der Musterdichte der Elementbildungsbereiche gebildet werden.

Claims

1. Halbleitereinrichtung mit
einer Mehrzahl von getrennten Elementbildungsbereichen (4) aus einem Dünn filmhalbleiter (3), der auf einem Isolierfilm (2) gebildet ist,
einem ersten Isolierfilm (5), der angrenzend an die Elementbildungsbereiche (4) mit im wesentlichen der gleichen Dicke wie die Elementbildungsbereiche (4) gebildet ist, und
einem zweiten Isolierfilm (6), der angrenzend an den ersten Isolierfilm (5) zwischen den Elementbildungsbereichen (4) mit einer Dicke, die größer als die Dicke der Elementbildungsbereiche (4) ist, gebildet ist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Elementbildungsbereiche (4) aus dein Dünnfilmhalbleiter (3) aus Silizium gebildet sind und daß der erste und der zweite Isolierfilm (5), (6) jeweils aus einem Siliziumoxidfilm gebildet sind.

3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Elementbildungsbereiche (4) aus dem Dünnfilmhalbleiter (3) aus Silizium gebildet sind und daß der erste Isolierfilm (5) aus einem Siliziumnitridfilm gebildet ist und daß der zweite Isolierfilm (6) aus einem Siliziumoxidfilm gebildet ist. (Fig. 20-22).

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß eine gesamte Oberfläche der Elementbildungsbereiche (4) so oxidiert ist, daß sie mit einem Oxidfilm (8) bedeckt ist. (Fig. 23-24).

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet, daß eine Dotierung in die Seitenoberflächen der Elementbildungsbereiche (4) derart eingebracht ist, daß Abschnitte (23) mit hoher Dotierungskonzentration ge bildet sind. (Fig. 25-26).

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet, daß die Breite des ersten Isolierfilmes (5) so bestimmt ist, daß sie nicht größer als ein minimaler Abstand zwischen den Elementbildungsbereichen (4) ist.

7. Halbleitereinrichtung, die aus einem Speicherzellenabschnitt und einem peripheren Schaltungsabschnitt gebildet ist, wobei der periphere Schaltungsab schnitt eine Mehrzahl von getrennten Elementbildungsbereichen (4) aus einem Dünn filmhalbleiter (3), der auf einem Isolierfilm (2) gebildet ist,
einen ersten Isolierfilm (5), der angrenzend an die Elementbildungsbereiche (4) mit im wesentlichen der gleichen Decke wie die Elementbildungsbereiche (4) gebildet ist, und
einen zweiten Isolierfilm (6), der angrenzend an den ersten Isolierfilm (5) und zwischen den Elementbildungsbereichen (4) mit einer Dicke, die größer als die der Elementbildungsbereiche (4) ist, gebildet ist, aufweist.

8. Herstellungsverfahren einer Halbleitereinrichtung mit den Schritten:
Bilden einer polykristallinen Halbleiterschicht (16) auf einer Halbleiterschicht (3), die auf einem Isolierfilm (2) gebildet ist, und weiter Bilden eines Nitridfilmes (17) auf der polykristallinen Halbleiterschicht (16),
Aufbringen eines Resists (18) auf den Nitridfilm (17),
Bemustern des Nitridfilmes (17) und der polykristallinen Halbleiterschicht (16) und Bedecken einer Seitenoberfläche der bemusterten polykristallinen Halb leiterschicht (16) mit einem Nitridfilm (20),
Oxidieren der durch das Bemustern freigelegten Halbleiterschicht (3) derart, daß ein Oxidfilm (6) gebildet wird,
Entfernen des auf die Seitenoberfläche der polykristallinen Halbleiterschicht (16) aufgebrachten Nitridfilmes (20),
Entfernen der freigelegten Halbleiterschicht (3) durch Ätzen zum Bemustern der Halbleiterschicht (3) und
Vergraben eines Isolierfilmes (5) zwischen der bemusterten Halbleiterschicht (3) und dem Oxidfilm (6).

9. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 8, da durch gekennzeichnet, daß der auf die obere Oberfläche der polykristallinen Halbleiterschicht (16) aufge brachte Nitridfilm (17) zur gleichen Zeit entfernt wird, zu der der auf der Seitenoberfläche der polykristallinen Halbleiterschicht (16) aufgebrachte Nitridfilm (20) entfernt wird und daß die polykristalline Halbleiterschicht (16) durch Ätzen zur gleichen Zeit entfernt wird, zu der die freigelegte Halbleiterschicht (3) geätzt wird.

10. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß eine Oberfläche der bemusterten Halbleiterschicht (3) vorbereitend derart oxi diert wird, daß ein Oxidfilm (7a, 15) vor dem Vergraben eines Isolierfilmes (5) zwischen der bemusterten Halbleiterschicht (3) und dem Oxidfilm (6) gebildet wird.

11. Herstellungsverfahren einer Halbleitereinrichtung mit den Schritten
Stapeln einer polykristallinen Halbleiterschicht (16) auf einer Halbleiterschicht (3), die auf einem Isolierfilm (2) gebildet ist, und weiter Stapeln eines Nitrid films (17) auf der polykristallinen Halbleiterschicht (16),
Aufbringen eines Resists (18) auf den Nitridfilm (17),
Bemustern des Nitridfilmes (17) und der polykristallinen Halbleiterschicht (16) und Bedecken einer Seitenoberfläche der bemusterten polykristallinen Halb leiterschicht (16) mit einem Nitridfilm (20),
Oxidieren der durch das Bemustern freigelegten Halbleiterschicht (3) derart, daß ein Oxidfilm (6) gebildet wird,
Entfernen des auf die Seitenoberfläche und die obere Oberfläche der poly kristallinen Halbleiterschicht (16) aufgebrachten Nitridfilmes (20, 17),
Entfernen der freigelegten Halbleiterschicht (3) durch Ätzen unter Verwendung der polykristallinen Halbleiterschicht (16) als Maske zum Bemustern der Halb leiterschicht (3) und
Vergraben eines Isolierfilmes (5) zwischen der bemusterten Halbleiterschicht (3), der polykristallinen Halbleiterschicht (16) und dem Oxidfilm (6).

12. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 11, da durch gekennzeichnet, daß eine Dotierung vorbereitend in die Seitenoberfläche der bemusterten Halb leiterschicht (3) vor oder in Verbindung mit dem Schritt des Vergrabens eines Isolierfilmes (5) zwischen der bemusterten Halbleiterschicht (3), der poly kristallinen Halbleiterschicht (16) und dem Oxidfilm (6) dotiert wird. (Fig. 25- 26).

13. Herstellungsverfahren der Halbleitereinrichtung nach einem der An sprüche 8 bis 12, dadurch gekennzeichnet, daß eine Siliziumhalbleiterschicht als die Halbleiterschicht (3) verwendet wird, daß eine Polysiliziumschicht als die polykristalline Halbleiterschicht (3) ver wendet wird und daß entweder ein Siliziumoxidfilm oder ein Siliziumnitridfilm als der Isolierfilm (5) verwendet wird.

14. Herstellungsverfahren der Halbleitervorrichtung nach einem der An sprüche 8 bis 13, dadurch gekennzeichnet, daß die Dicke des Nitridfilmes (20), der die Seitenoberfläche der bemusterten polykristallinen Halbleiterschicht (3) bedeckt, so eingestellt wird, daß er nicht größer als 1/2 eines Abstandes zwischen den Transistorbildungsbereichen (4) ist.