DE19744656A1 - Halbleitereinrichtung und Herstellungsverfahren derselben - Google Patents

Halbleitereinrichtung und Herstellungsverfahren derselben

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DE19744656A1
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semiconductor device
insulating film
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Hiroyuki Amishiro
Keiichi Higashitani
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Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und ein Herstellungsverfahren derselben. Speziell betrifft sie eine Halbleitereinrichtung mit einem weniger beschädigten Halb­ leitersubstrat und einer Gateelektrode mit großer Abmessungs­ steuerbarkeit und ein Herstellungsverfahren derselben.
Ein Beispiel eines der Anmelderin bekannten Herstellungsverfah­ rens einer Halbleitereinrichtung wird im folgenden mit Bezug zu den Figuren beschrieben. Wie in Fig. 26 gezeigt ist, wird ein Gateoxidfilm 105 auf einem Halbleitersubstrat 101 durch eine thermische Oxidation oder ähnliches gebildet. Es wird ein Poly­ siliziumfilm 107 auf dem Gateoxidfilm 105 durch das CVD-Verfah­ ren oder ähnliches gebildet. Es wird ein Fotoresistmuster 109, das eine vorbestimmte Breite aufweist, auf dem Polysiliziumfilm 107 gebildet.
Wie nun in Fig. 27 gezeigt ist, wird das Fotoresistmuster 109 derart als Maske verwendet, daß der Polysiliziumfilm 107 aniso­ trop geätzt wird. Zu einer Anfangsstufe des anisotropen Ätzens bleibt der Polysiliziumfilm 107 auf der gesamten Oberfläche des Halbleitersubstrates 101. Somit ist der Polysiliziumfilm während des Plasmaprozesses an allen Abschnitten auf gleichem Potential.
So wie das anisotrope Ätzen voranschreitet, bleibt jedoch der Polysiliziumfilm in der Form von Mesa auf dem Halbleitersubstrat 101. Der verbleibende Polysiliziumfilm wird auf ein Potential geladen, das durch die Wand zwischen dem Plasma und dem Halblei­ tersubstrat 101 bestimmt ist. Somit wird an den Gateoxidfilm 105 eine elektrische Beanspruchung entsprechend dem Unterschied zwi­ schen dem Potential des Polysiliziumfilmes und dem Potential des Halbleitersubstrates angelegt.
Mit Bezug zu Fig. 28 nun kann der Gateoxidfilm 105 beim Überät­ zen speziell in dem Bereich, der durch A in der Figur bezeichnet ist, beschädigt werden. Genauer wird, wie in Fig. 29 gezeigt ist, der Gateoxidfilm 105 in der Nähe des Abschnittes direkt un­ terhalb einer Seitenoberfläche der Gateelektrode 107a beschä­ digt. Dann wird die Gateelektrode 107a als Maske verwendet, und eine Ionenimplantation wird auf dem Halbleitersubstrat 101 der­ art durchgeführt, daß ein Paar von Source-/Drainbereichen (nicht gezeigt) gebildet wird. Somit wird ein MOS-Transistor, der eine Gateelektrode und Source-/Drainbereiche aufweist, gebildet. In einem so gebildeten MOS-Transistor variiert die Schwellenspan­ nung, und die Durchbruchsspannung des Gateoxidfilms ist verrin­ gert, was in einer Verschlechterung seiner Zuverlässigkeit re­ sultiert.
Ein Herstellungsverfahren einer Halbleitereinrichtung, das in der offengelegten japanischen Patentanmeldung 6-1 51 834 beschrie­ ben ist, wird nun als eine erste Technik zum Lösen solcher Schwierigkeiten mit Bezug zu den Figuren beschrieben.
Mit Bezug zuerst zu Fig. 30 wird ein Gateoxidfilm 202 von unge­ fähr 8,0 nm (80 Å) auf einem p-Siliziumsubstrat 201, auf dem ein erster dünner polykristalliner Siliziumfilm 203 von ungefähr 20,0 nm (200 Å) durch ein CVD mit niedrigem Druck gebildet ist, gebildet. Es wird dann für eine Stunde in der Atmosphäre gelas­ sen. Dann wird ein CVD mit niedrigem Druck derart verwendet, daß ein zweiter dünner polykristalliner Siliziumfilm 204 von unge­ fähr 300,0 nm (3000 Å) gebildet wird.
Zwischen dem ersten dünnen polykristallinen Siliziumfilm 203 und dem zweiten dünnen polykristallinen Siliziumfilm 204 ist ein na­ türliches Oxid 209 von ungefähr 1,0 nm (10 Å), das, während der erste dünne polykristalline Siliziumfilm 203 in der Atmosphäre gelassen wird, anhaftet, vorhanden.
Mit Bezug zu Fig. 31 wird nun die Fotolithografie derart einge­ setzt, daß ein Fotoresist 208 an dem Abschnitt, bei dem eine Gateelektrode gebildet werden soll, selektiv gebildet wird. In diesem Zustand wird ein reaktives Ionenätzen derart durchge­ führt, daß der Abschnitt des zweiten dünnen polykristallinen Si­ liziumfilmes 204, der nicht mit dem Fotoresist 208 bedeckt ist, entfernt wird.
Nachdem der zweite dünne polykristalline Siliziumfilm 204 ent­ fernt wurde, wird der natürliche Oxidfilm 209 geätzt. Folglich wird der Endpunkt des Ätzens in dem reaktiven Ionenätzsystem er­ faßt, und der erste dünne polykristalline Siliziumfilm 203 wird freigelegt, oder der natürliche Oxidfilm 209 bleibt teilweise auf der Oberfläche.
Wie nun in Fig. 32 gezeigt ist, wird eine Wärmebehandlung in einer trockenen O2-Umgebung derart durchgeführt, daß der Ab­ schnitt des ersten dünnen polykristallinen Siliziumfilmes 203, der nicht direkt unterhalb der Gateelektrode angeordnet ist, in einen Oxidfilm 205 umgewandelt wird. Es werden Arsenionen 206 derart ionenimplantiert, daß eine Ionenimplantationsschicht 207 gebildet wird.
Wie nun in Fig. 33 gezeigt ist, wird eine Wärmebehandlung in einer N2-Umgebung derart durchgeführt, daß ein Paar von n-Source-/Draindiffusionsschichten 207a und 207b gebildet wird. Es wird somit ein MOS-Transistor gebildet, der eine Elektrode mit einem ersten dünnen polykristallinen Siliziumfilm 203 und dem zweiten dünnen polykristallinen Siliziumfilm 204 und Source-/Draindiffusionsschichten 207a und 207b aufweist.
Bei diesem Herstellungsverfahren bedeckt der erste dünne poly­ kristalline Siliziumfilm 203 den Gateoxidfilm 202 auf dem p-Si­ liziumsubstrat 201 beim Bilden einer Gateelektrode durch ein anisotropes Ätzen. Somit wird ein Beschädigen des Gateoxidfilms 202 durch das anisotrope Ätzen unterdrückt.
Ein Herstellungsverfahren einer Gateelektrode einer Halbleiter­ einrichtung, das in der offengelegten japanischen Patentanmel­ dung 3-1 36 277 beschrieben ist, wird nun als zweite Technik zum Lösen der oben erwähnten Schwierigkeit mit Bezug zu den Figuren beschrieben.
Mit Bezug zuerst zu Fig. 34 wird ein Gateoxidfilm 302 von unge­ fähr 15,0 nm (150 Å) auf einem Siliziumsubstrat 301 gebildet. Es wird ein polykristallines Silizium, das mit Phosphor dotiert ist, von ungefähr 200,0 nm (2000 Å) als ein Material für eine Gateelektrode auf dem Gateoxidfilm 302 derart abgeschieden, daß ein erster polykristalliner Siliziumfilm 303 gebildet wird. Nachdem ein natürliches Oxid 304 auf der oberen Oberfläche des ersten dünnen polykristallinen Siliziumfilmes 303 gebildet ist, wird ein polykristallines Silizium, das mit Phosphor dotiert ist, von ungefähr 500,0 nm (5000 Å) derart abgeschieden, daß ein zweiter polykristalliner Siliziumfilm 305 gebildet wird.
Mit Bezug nun zu Fig. 35 wird eine Fotolithografie zum Bemustern einer Gateelektrode auf den zweiten polykristallinen Silizium­ film 305 derart angewendet, daß das zweite polykristalline Sili­ zium 305 anisotrop geätzt wird, bis das natürliche Oxid 304 freigelegt wird.
Das natürliche Oxid 304 dient als eine Stoppschicht zum Stoppen des Ätzens und der zweite polykristalline Siliziumfilm 305, der nicht das Muster der Gateelektrode ist, und ein Abschnitt des natürlichen Oxids 304 werden entfernt.
Mit Bezug zu Fig. 36 nun wird ein Antioxidationsfilm 306 von 300,0 nm (3000 Å), der aus einem Siliziumnitridfilm oder ähnli­ chem gebildet ist, auf der gesamten Oberfläche des ersten und des zweiten polykristallinen Siliziumfilms 303 und 305 gebildet.
Mit Bezug zu Fig. 37 wird dann der Antioxidationsfilm 306 derart anisotrop geätzt, daß der Antioxidationsfilm 306 nur auf einer Seitenoberfläche des zweiten polykristallinen Siliziumfilmes 305 verbleibt.
Mit Bezug dann zu Fig. 38 wird das polykristalline Silizium naß oxidiert (850°C, eine Stunde), und ein polykristalliner Sili­ ziumoxidfilm 307 wird in dem gesamten Bereich des ersten poly­ kristallinen Siliziumfilmes 303, der nicht das Elektrodenmuster ist, gebildet. Ein polykristalliner Siliziumoxidfilm 308 wird ebenfalls in einem oberen Abschnitt des zweiten polykristallinen Siliziumfilmes 305 gebildet.
Der polykristalline Siliziumoxidfilm 307 erstreckt sich von einer Kante, die unterhalb des Musters der Gateelektrode ange­ ordnet ist, um einen Abstand E nach innen. Der Abstand E wird durch Ändern der Oxidationszeit der Naßoxidation eingestellt.
Mit Bezug nun zu Fig. 39 wird ein anisotropes Ätzen derart durchgeführt, daß der Antioxidationsfilm 306 an der Seitenober­ fläche des zweiten polykristallinen Siliziumfilmes 305 und der polykristalline Siliziumoxidfilm 307, der nicht das Muster der Gateelektrode ist, und der polykristalline Siliziumoxidfilm 308 auf dem Muster der Gateelektrode entfernt werden. Somit wird eine Gateelektrode 309 gebildet.
Bei der Form der Gateelektrode 309 entsprechend dem obigen Her­ stellungsverfahren verbleibt der polykristalline Siliziumoxid­ film 307, der sich in den ersten polykristallinen Siliziumfilm 303 erstreckt, auf dem Gateoxidfilm 302 direkt unterhalb einer Seitenoberfläche der Gateelektroden. Somit wird eine elektrische Feldkonzentration direkt unterhalb der Seitenoberfläche der Gateelektrode deutlich entspannt, und ein Schaden von der elek­ trischen Feldkonzentration an dem Gateoxidfilm 302 wird unter­ drückt.
Jedoch weist jede der oben beschriebenen Techniken die folgenden Schwierigkeiten auf.
Bei der ersten Technik werden der erste dünne polykristalline Siliziumfilm 203 und der in Fig. 31 freigelegte zweite dünne po­ lykristalline Siliziumfilm 204 in dem in Fig. 32 gezeigten Schritt thermisch oxidiert. Die Menge der Oxidation hängt von der Oxidationszeit ab und somit ist die Menge des oxidierten er­ sten dünnen polykristallinen Siliziumfilmes 204 fast gleich zu der des oxidierten zweiten dünnen polykristallinen Siliziumfil­ mes 205. Es ist daher schwierig, weiter eine präzise Steuerung der Abmessung der Gateelektrode, wie zum Beispiel die Änderungen der effektiven Gatelänge und die Höhe der Gateelektrode, zu er­ zielen.
Bei der zweiten Technik werden der zweite polykristalline Sili­ ziumfilm 305 und der freigelegte erste polykristalline Silizium­ film 303, die in Fig. 37 gezeigt sind, in einer Wasserdampfumge­ bung in dem in Fig. 38 gezeigten Schritt oxidiert. In diesem Beispiel ist ebenfalls, wie bei der ersten Technik, eine weitere präzise Steuerung der Abmessung der Gateelektrode, wie zum Bei­ spiel eine Änderung der Abmessung E, die in Fig. 38 gezeigt ist, und der Höhe der Gateelektrode, schwierig zu erzielen.
Bei der ersten Technik kann die gesamte Oberfläche des Oxidfil­ mes 205 nach dem in Fig. 33 gezeigten Schritt weiter derart ani­ sotrop geätzt werden, daß eine Seitenwand an beiden Seiten des ersten und zweiten dünnen polykristallinen Siliziumfilmes 203 und 204 gebildet wird. Bei der zweiten Technik kann ebenfalls ein Siliziumnitridfilm auf dem Siliziumsubstrat 301 nach dem in Fig. 39 gezeigten Schritt derart gebildet werden, daß der zweite polykristalline Siliziumfilm 305 bedeckt wird, und der Silizium­ nitridfilm kann derart anisotrop geätzt werden, daß eine Seiten­ wand an beiden Seiten des ersten und zweiten polykristallinen Siliziumfilmes 303 und 305 gebildet wird.
In diesen Beispielen kann das anisotrope Ätzen das p-Silizium­ substrat 201 oder das Siliziumsubstrat 301 in der Nähe seiner Oberfläche beschädigen, oder das Siliziumsubstrat kann geätzt werden.
Somit kann eine präzise Steuerung der Abmessungen der Gateelek­ trode schwierig erreicht werden, und ein Halbleitersubstrat kann durch ein anisotropes Ätzen beim Bilden einer Seitenwand an der Gateelektrode in den der Anmelderin bekannten Herstellungsver­ fahren einer Halbleitereinrichtung beschädigt werden.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung mit einer Gateelektrode, deren Abmessungen leicht und präzise gesteuert werden kann, und ein Herstellungsverfahren derselben zur Verfügung zu stellen.
Weiterhin soll eine Halbleitereinrichtung, bei der ein Schaden eines Halbleitersubstrats reduziert ist, und ein Herstellungs­ verfahren derselben zur Verfügung gestellt werden.
Die Aufgabe wird durch die Halbleitereinrichtung des Anspruches 1 oder 6 oder durch das Herstellungsverfahren einer Halbleiter­ einrichtung des Anspruches 7 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Eine Halbleitereinrichtung nach einem ersten Aspekt weist zumin­ dest eine erste leitende Schicht und eine zweite leitende Schicht und einen Gateelektrodenabschnitt, der im wesentlichen symmetrisch in einem lateralen Querschnitt ist, auf. Die erste leitende Schicht ist auf einer Hauptoberfläche eines Halbleiter­ substrates gebildet und weist eine erste Breite auf und enthält eine Dotierung einer ersten Konzentration. Die zweite leitende Schicht ist auf der ersten leitenden Schicht gebildet und weist eine zweite Breite auf und enthält eine Dotierung einer zweiten Konzentration, wobei die zweite Breite und die zweite Konzentra­ tion verschieden sind von der ersten Breite und der ersten Kon­ zentration.
Entsprechend dieser Anordnung unterscheidet sich die Dotierungs­ konzentration der ersten leitenden Schicht von der der zweiten leitenden Schicht, und somit unterscheidet sich die Oxidations­ rate der ersten leitenden Schicht von der der zweiten leitenden Schicht beim Bilden der ersten und zweiten leitenden Schicht durch eine thermische Oxidation. Somit können die Abmessungen der ersten und der zweiten leitenden Schicht leicht und unabhän­ gig voneinander gesteuert werden. Nachdem der Oxidfilm entfernt ist, ist die zweite leitende Schicht in der Breite verschieden von der ersten leitenden Schicht, und ein Gateelektrodenab­ schnitt, der im wesentlichen symmetrisch zu einem lateralen Querschnitt ist, wird erhalten. Bevorzugt ist die zweite Konzen­ tration höher als die erste Konzentration, ist der Gateelektro­ denabschnitt auf einem Halbleitersubstrat mit einem dazwischen vorgesehenen Gateisolierfilm gebildet und sind ein Paar von Source-/Drainbereichen innerhalb einer Hauptoberfläche des Halb­ leitersubstrates mit dem dazwischen vorgesehenen Gateelektroden­ abschnitt gebildet.
In diesem Beispiel ist die Oxidationsrate der zweiten leitenden Schicht höher, wenn die erste und zweite leitende Schicht gleichzeitig oxidiert werden. Somit ist die Breite der zweiten leitenden Schicht schmäler als die der ersten leitenden Schicht. Folglich weist die Gateelektrode eine im wesentlichen symmetri­ sche konvexe Form in dem lateralen Querschnitt auf. Weiterhin wird der Gateelektrodenabschnitt als Maske verwendet, und eine Hauptoberfläche des Halbleitersubstrates wird mit Dotierungs­ ionen derart dotiert, daß ein Paar von Source-/Drainbereichen der LDD-Struktur durch einmaliges Durchführen der Ionenimplanta­ tion erhalten wird.
Bevorzugt ist ein Seitenwandisolierfilm derart vorgesehen, daß er in Kontakt mit jeder der beiden Seitenoberflächen von zumin­ dest der zweiten leitenden Schicht ist, und daß das Niveau des oberen Endes des Seitenwandisolierfilmes oberhalb desjenigen der oberen Oberfläche der zweiten leitenden Schicht ist.
In diesem Beispiel sind die beiden Seitenoberflächen der zweiten leitenden Schicht nicht oxidiert, und nur die obere Oberfläche davon wird beim Bilden der zweiten leitenden Schicht oxidiert. Während die Breite der zweiten leitenden Schicht erhalten wird, ist somit das Niveau der oberen Oberfläche der zweiten leitenden Schicht unterhalb des Niveaus des oberen Endes des Seitenwand­ isolierfilmes. Dies läßt ein Halbleitersubstrat mit einer Gate­ elektrode mit einer reduzierten Höhe zu.
Bevorzugt ist ein Paar von Source-/Drainbereichen in einer Hauptoberfläche eines Halbleitersubstrates mit einem dazwischen vorgesehenen Gateelektrodenabschnitt gebildet, und ein Metall­ verbindungsfilm ist auf einer oberen Oberfläche der zweiten lei­ tenden Schicht und auf einer Oberfläche des Paares von Source-/Drainbereichen gebildet.
In diesem Beispiel ist ein MOS-Transistor mit einer auf einer Oberfläche eines Source-/Drainbereiches und auf einer oberen Oberfläche der zweiten leitenden Schicht gebildeten Metallver­ bindungsschicht gebildet. Da das Niveau des oberen Endes des Seitenwandisolierfilmes oberhalb dem der oberen Oberfläche der zweiten leitenden Schicht ist, wird ein Kurzschluß zwischen einer Metallverbindungsschicht, die auf der Oberfläche des Source-/Drainbereiches gebildet ist, und einer Metallverbin­ dungsschicht, die auf der oberen Oberfläche der zweiten leiten­ den Schicht gebildet ist, beim Bilden der Metallverbindungs­ schicht nicht einfach verursacht. Es wird somit eine sehr zuver­ lässige Halbleitereinrichtung erhalten.
Weiterhin ist bevorzugt ein Tunnelfilm zwischen der ersten und zweiten leitenden Schicht vorgesehen.
In diesem Beispiel kann das Ätzen zum Bilden der zweiten leiten­ den Schicht leicht gestoppt werden, wenn der Tunnelfilm freige­ legt wird. Das heißt, daß der Endpunkt des Ätzens leicht erfaßt werden kann. Weiterhin fällt die elektrische Verbindung zwischen der ersten und zweiten leitenden Schicht nicht aus.
Eine Halbleitereinrichtung nach einem zweiten Aspekt weist einen Gateelektrodenabschnitt und ein Paar von Source-/Drainbereichen auf. Der Gateelektrodenabschnitt ist auf einer Hauptoberfläche des Halbleitersubstrates gebildet. Die paarweise vorgesehenen Source-/Drainbereiche sind in einer Hauptoberfläche des Halblei­ tersubstrates mit einem dazwischen vorgesehenen Gateelektroden­ abschnitt vorgesehen. Der Gateelektrodenabschnitt weist eine leitende Schicht, einen ersten Isolierfilm und einen zweiten Isolierfilm auf. Die leitende Schicht ist auf einer Hauptober­ fläche des Halbleitersubstrates mit einem dazwischen vorgesehe­ nen Gateisolierfilm gebildet und weist eine vorbestimmte Breite auf. Der erste Isolierfilm ist auf dem Halbleitersubstrat derart gebildet, daß er die leitende Schicht bedeckt. Der zweite lei­ tende Film ist auf der Oberfläche des ersten leitenden Filmes, der in Kontakt mit beiden Seitenoberflächen der leitenden Schicht ist, gebildet und ist in den Ätzeigenschaften verschie­ den von dem ersten Isolierfilm.
Entsprechend dieser Anordnung wird ein MOS-Transistor, der eine Gateelektrode, die einen ersten und zweiten Isolierfilm aufweist und einen Source-/Drainbereich aufweist, erhalten. Der zweite Isolierfilm wird mit dem ersten Isolierfilm, der eine Oberfläche des Halbleitersubstrates bedeckt, gebildet. Dies unterdrückt einen Schaden der Oberfläche des Halbleitersubstrates von dem anisotropen Ätzen beim Bilden des zweiten Isolierfilmes.
Ein Herstellungsverfahren einer Halbleitereinrichtung nach einem dritten Aspekt weist folgende Schritte auf: Es wird eine erste leitende Schicht, die eine Dotierung einer ersten Konzentration enthält, auf einem Halbleitersubstrat mit einem dazwischen vor­ gesehenen Gateisolierfilm gebildet. Es wird eine zweite leitende Schicht, die eine Dotierung einer zweiten Konzentration auf­ weist, die verschieden von der ersten Konzentration ist, auf der ersten leitenden Schicht gebildet. Es wird ein Fotoresistmuster mit einer vorbestimmten Breite, das auf der zweiten leitenden Schicht gebildet ist, als Maske derart verwendet, und die zweite leitende Schicht wird derart anisotrop geätzt, daß eine Oberflä­ che der ersten leitenden Schicht freigelegt wird. Es wird eine Wärmebehandlung derart durchgeführt, daß ein Oxidfilm auf einer Oberfläche der zweiten leitenden Schicht und der freigelegten ersten leitenden Schicht gebildet wird. Der Oxidfilm wird ent­ fernt. Die erste und zweite leitende Schicht, von denen der Oxidfilm entfernt wurde, werden als Maske verwendet, und eine Dotierung eines vorbestimmten Leitungstyps wird in eine Haupt­ oberfläche des Halbleitersubstrates ioneninjiziert.
Entsprechend diesem Verfahren ist die Oxidationsrate der ersten leitenden Schicht verschieden von der der zweiten leitenden Schicht. Somit werden die Breiten der ersten und zweiten leiten­ den Schicht unabhängig voneinander gesteuert. Wenn der Oxidfilm entfernt wird, unterscheidet sich die Breite des zweiten leiten­ den Films von der des ersten leitenden Films. Somit wird eine Halbleitereinrichtung erhalten, die eine Schichtstruktur der er­ sten und zweiten leitenden Schicht, die im wesentlichen im late­ ralen Querschnitt symmetrisch ist, aufweist.
Bevorzugt ist die zweite Konzentration höher als die erste Kon­ zentration bei diesem Verfahren, und dieses Verfahren weist den Schritt des Injizierens von Dotierungsionen eines vorbestimmten Leitungstyps in die Hauptoberfläche des Halbleitersubstrates, während die erste und zweite leitende Schicht, von denen der Oxidfilm entfernt wurde, als Maske verwendet wird, auf.
In diesem Beispiel ist die Breite der zweiten leitenden Schicht schmäler als die der ersten leitenden Schicht, wenn der Oxidfilm entfernt wird, was in einer im wesentlichen symmetrischen konve­ xen Form im lateralen Querschnitt resultiert. Die erste und zweite leitende Schicht kann als Maske verwendet werden, und eine Ionenimplantation wird auf der Oberfläche des Halbleiter­ substrates einmal derart durchgeführt, daß ein Paar von Source-/Drainbereichen der LDD-Struktur erhalten wird.
Das Verfahren weist bevorzugt den Schritt des Bildens eines Tun­ nelfilmes zwischen dem Schritt des Bildens der ersten leitenden Schicht und dem Schritt des Bildens der zweiten leitenden Schicht auf.
In diesem Beispiel kann das Ätzen der zweiten leitenden Schicht schnell beendet werden, wenn der Tunnelfilm freigelegt wird. Das heißt, daß der Endpunkt des Ätzens leicht erfaßt werden kann. Weiterhin ist die elektrische Verbindung zwischen der ersten und zweiten leitenden Schicht nicht fehlerhaft.
Noch bevorzugter weist das Verfahren zwischen dem Schritt des Freilegens einer Oberfläche der ersten leitenden Schicht und dem Schritt des Bildens eines Oxidfilms die folgenden Schritte auf:
Bilden eines Isolierfilmes auf der ersten leitenden Schicht der­ art, daß die zweite leitende Schicht bedeckt wird, und anisotro­ pes Ätzen des Isolierfilmes derart, daß ein Seitenwandisolier­ film an beiden Seitenoberflächen der zweiten leitenden Schicht gebildet wird.
In diesem Beispiel kann nur die obere Oberfläche der zweiten leitenden Schicht oxidiert werden, während beide Seitenoberflä­ chen davon nicht oxidiert werden. Obwohl die Breite der zweiten leitenden Schicht erhalten wird, ist somit das Niveau der oberen Oberfläche der zweiten leitenden Schicht unterhalb dem des obe­ ren Endes des Seitenwandisolierfilmes.
Noch bevorzugter weist das Verfahren nach dem Schritt des Inji­ zierens der Dotierungsionen die folgenden Schritte auf: Bilden eines Metallfilmes auf dem Halbleitersubstrat derart, daß die zweite leitende Schicht und der Seitenwandisolierfilm bedeckt werden, Durchführen einer Wärmebehandlung derart, daß eine Me­ tallverbindungsschicht auf dem Metallfilm, der in Kontakt mit dem Halbleitersubstrat oder der zweiten leitenden Schicht ist, gebildet wird, und Entfernen des Metallfilmes, außer für die Me­ tallverbindung.
In diesem Beispiel wird ein MOS-Transistor gebildet, der eine Metallverbindungsschicht, die auf einer Oberfläche eines Source-/Drainbereiches und auf einer oberen Oberfläche der zweiten lei­ tenden Schicht gebildet ist, aufweist. Da das Niveau des oberen Endes des Seitenwandisolierfilmes oberhalb des Niveaus der obe­ ren Oberfläche der zweiten leitenden Schicht ist, wird ein Kurz­ schluß nicht leicht zwischen der Metallverbindungsschicht, die auf der Oberfläche des Source-/Drainbereiches gebildet wird, und der Metallverbindungsschicht, die auf der oberen Oberfläche der zweiten leitenden Schicht gebildet ist, beim Bilden der Metall­ verbindungsschicht verursacht.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
Fig. 1-5 Querschnittsansichten, die eine Reihe von Schrit­ ten eines Herstellungsverfahrens einer Halblei­ tereinrichtung entsprechend einer ersten Ausfüh­ rungsform zeigen,
Fig. 6 ein Diagramm, das die Abhängigkeit der Dicke des Oxidfilms von der Oxidationszeit in der ersten Ausführungsform zeigt,
Fig. 7 und 8 Querschnittsansichten, die eine Reihe von Schrit­ ten, die nach dem in Fig. 5 gezeigten Schritt der ersten Ausführungsform durchgeführt werden, zei­ gen,
Fig. 9 und 10 Querschnittsansichten, die eine andere Reihe von Schritten, die nach dem in Fig. 5 gezeigten Schritt der ersten Ausführungsform durchgeführt werden, zeigen,
Fig. 11-18 Querschnittsansichten, die eine Reihe von Schrit­ ten eines Herstellungsverfahrens einer Halblei­ tereinrichtung entsprechend einer zweiten Ausfüh­ rungsform zeigen,
Fig. 19 eine Querschnittsansicht, die einen Schritt zeigt, der nach dem in Fig. 12 gezeigten Schritt durchge­ führt wird,
Fig. 20 eine Querschnittsansicht einer Halbleitereinrich­ tung entsprechend der zweiten Ausführungsform,
Fig. 21-23 Querschnittsansichten, die eine Reihe von Schrit­ ten eines Herstellungsverfahrens einer Halblei­ tereinrichtung entsprechend einer dritten Ausfüh­ rungsform zeigen,
Fig. 24 und 25 Querschnittsansichten, die eine Reihe von Schrit­ ten eines Herstellungsverfahrens einer Halbleiter­ einrichtung entsprechend einer vierten Ausfüh­ rungsform zeigen,
Fig. 26-26 Querschnittsansichten, die eine Reihe von Schrit­ ten eines der Anmelderin bekannten Herstellungs­ verfahrens einer Halbleitereinrichtung zeigen,
Fig. 29 eine vergrößerte Teilquerschnittsansicht des in Fig. 28 gezeigten Schritts,
Fig. 30-33 Querschnittsansichten, die eine Reihe von Schrit­ ten des Herstellungsverfahrens einer Halbleiter­ einrichtung entsprechend einer ersten Referenz zeigen,
Fig. 34-39 Querschnittsansichten, die eine Reihe von Schrit­ ten des Herstellungsverfahrens einer Halbleiter­ einrichtung entsprechend einer zweiten Referenz zeigen.
Erste Ausführungsform
Ein Herstellungsverfahren einer Halbleitereinrichtung entspre­ chend einer ersten Ausführungsform und eine dadurch erhaltene Halbleitereinrichtung werden nun mit Bezug zu den Figuren be­ schrieben.
Mit Bezug zuerst zu Fig. 1 wird ein Elementtrennoxidfilm 3 in einem vorbestimmten Bereich eines Halbleitersubstrates 1 gebil­ det. Es wird ein Gateoxidfilm 5 auf dem Halbleitersubstrat 1 durch thermische Oxidation gebildet. Auf dem Gateoxidfilm 5 wird durch chemisches Abscheiden aus der Gasphase ein erster Polysi­ liziumfilm 7, der Phosphor als Dotierung enthält, gebildet. Die Konzentration der Dotierung ist bevorzugt in einem Bereich von 1 × 1020/cm3 bis 1 × 1021/cm3.
Mit Bezug nun zu Fig. 2 wird ein zweiter Polysiliziumfilm 9, der Phosphor als eine Dotierung enthält, auf dem ersten Polysili­ ziumfilm 7 durch chemisches Abscheiden aus der Gasphase gebil­ det. Bevorzugt liegt die Konzentration der Dotierung ebenfalls in dem oben genannten Bereich und ist höher als die Dotierungs­ konzentration des ersten Polysiliziumfilmes 7.
Mit Bezug nun zu Fig. 3 wird ein Fotoresistmuster 11 mit einer vorbestimmten Breite auf dem zweiten Polysiliziumfilm 9 gebil­ det.
Mit Bezug nun zu Fig. 4 wird das Fotoresistmuster 11 als Maske derart verwendet, daß der zweite Polysiliziumfilm 9 anisotrop derart geätzt wird, daß eine Oberfläche des ersten Polysilizium­ filmes 7 freigelegt wird. Es wird somit eine obere leitende Schicht 9a gebildet.
Mit Bezug nun zu Fig. 5 wird das in Fig. 4 gezeigte Fotoresist­ muster entfernt. Bei einer vorbestimmten Temperatur und in einer vorbestimmten Umgebung wird auf dem Halbleitersubstrat 1 eine Wärmebehandlung derart durchgeführt, daß die obere leitende Schicht 9a und der erste Polysiliziumfilm 7 oxidiert werden. Die Dicke des erhaltenen Oxidfilmes wird beschrieben. Fig. 6 ist ein Diagramm, in dem die Abhängigkeit der Dicke des Oxidfilmes von der Oxidationszeit für verschiedene Polysiliziumfilme mit ver­ schiedenen Pegeln der Phosphorkonzentration ausgewertet bzw. be­ rechnet ist, wenn eine Wärmebehandlung von 750°C in einer Was­ serdampfumgebung durchgeführt wird. Wie in dem Diagramm gezeigt ist, ist die Dicke des Oxidfilmes proportional zu der Oxidations­ zeit. Weiterhin weist ein Polysiliziumfilm mit einer höheren Phosphorkonzentration einen dickeren Oxidfilm für dieselbe Oxi­ dationszeit auf.
Bei der oberen leitenden Schicht 9a beginnt die Oxidation von der oberen Oberfläche und den beiden Seitenoberflächen. Bei dem ersten Polysiliziumfilm beginnt die Oxidation von seiner Ober­ fläche. Somit beginnt bei dem ersten Polysiliziumfilm, der nicht mit der oberen leitenden Schicht bedeckt ist, die Oxidation von seiner Oberfläche und erreicht den Gateoxidfilm 5, wie in Fig. 7 gezeigt ist. Somit wird ein Siliziumoxidfilm 7b gebildet. Bei dieser Oxidation wird der erste Polysiliziumfilm ebenfalls di­ rekt unterhalb der beiden Seitenoberflächen der oberen leitenden Schicht oxidiert, und die Oxidation fährt nach innen fort. Der erste Polysiliziumfilm, der mit der oberen leitenden Schicht be­ deckt ist, wird außer für den Abschnitt direkt unterhalb der beiden Seitenoberflächen und in der Nähe davon, nicht oxidiert und verbleibt als Polysiliziumfilm. Somit wird eine untere Elek­ trodenschicht 7a gebildet.
Bei der oberen leitenden Schicht beginnt die Oxidation von ihrer oberen Oberfläche und von ihren beiden Seitenoberflächen, und somit wird ein Siliziumoxidfilm 9c gebildet. Der Polysilizium­ film, der nicht oxidiert wird, dient als eine obere leitende Schicht 9b. Da die Phosphorkonzentration der oberen leitenden Schicht höher ist als die des ersten Polysiliziumfilmes, ist die Dicke eines Oxidfilmes, der in der oberen leitenden Schicht ge­ bildet ist, größer. Folglich ist die Breite der oberen Elektro­ denschicht 9b schmäler als die der unteren Elektrodenschicht 7a, wenn der Oxidfilm entfernt wird.
Mit Bezug nun zu Fig. 8 wird der Siliziumoxidfilm 9c, 7b, der in dem in Fig. 7 gezeigten Schritt gebildet ist, entfernt. Es wird eine Gateelektrode 14 gebildet, die eine im wesentlichen symme­ trische konvexe Form in einem seitlichen bzw. lateralen Quer­ schnitt aufweist. Dann wird die Gateelektrode 14 als Maske ver­ wendet, und Dotierungsionen eines vorbestimmten Leitungstyps werden in das Halbleitersubstrat 1 derart eingebracht, daß Source-/Drainbereiche 13a und 13b gebildet werden.
Die Source-/Drainbereiche 13a und 13b sind an den Oberflächen des Halbleitersubstrates, die nur mit der unteren Elektroden­ schicht 7a der Gateelektrode 14 bedeckt sind, relativ flach. So­ mit werden Source-/Drainbereiche 13a und 13b, die eine soge­ nannte LDD-Struktur aufweisen, gebildet. Die Source-/Drainberei­ che 13a und 13b und die Gateelektrode 14 bilden einen MOS-Tran­ sistor.
Für diesen MOS-Transistor wird ein anisotropes Ätzen in dem in Fig. 4 gezeigten Schritt beendet, wenn der erste Polysilizium­ film 7 freigelegt wird. Dies unterdrückt einen Schaden des Gateoxidfilmes 5. Dies unterdrückt eine Variation der Schwellen­ spannung des MOS-Transistors und eine Reduzierung der Durch­ bruchsspannung des Gateoxidfilmes, und ein sehr zuverlässiger MOS-Transistor wird somit erhalten. Weiterhin kann ein Source-/Drainbereich mit einer LDD-Struktur durch einmaliges Durchfüh­ ren einer Dotierungsioneninjektion gebildet werden.
Während die Phosphorkonzentration des zweiten Polysiliziumfilmes höher ist als die des ersten Polysiliziumfilmes in dem obigen Herstellungsverfahren, kann die gegenseitige Abhängigkeit der Konzentration umgekehrt werden. In diesem Beispiel werden der erste Polysiliziumfilm und die obere leitende Schicht in dem in Fig. 9 gezeigten Schritt derart oxidiert, daß der Siliziumoxid­ film 7b, 9c gebildet wird. Da die Phosphorkonzentration des er­ sten Polysiliziumfilmes größer ist als die der oberen leitenden Schicht, ist ein Oxidfilm, der in dem ersten Polysiliziumfilm gebildet ist, dicker als der, der in der oberen leitenden Schicht gebildet ist.
Wenn der Oxidfilm entfernt wird, ist somit die Breite der unte­ ren Elektrodenschicht 7a schmäler als die der oberen Elektroden­ schicht 9b. Folglich wird eine Gateelektrode 14 mit einer schmä­ leren Breite der unteren Elektrodenschicht 7a in dem in Fig. 10 gezeigten Schritt gebildet. Weiterhin wird die Gateelektrode 14 als Maske verwendet, und Dotierungsionen eines vorbestimmten Leitungstyps werden in das Halbleitersubstrat 1 derart inji­ ziert, daß die Source-/Drainbereiche 13a und 13b gebildet wer­ den. Somit wird ein MOS-Transistor gebildet, der die Source-/Drainbereiche 13a und 13b und die Gateelektrode 14 aufweist. Speziell wird ein MOS-Transistor mit einer kürzeren effektiven Gatelänge in diesem Beispiel gebildet.
Entsprechend dem obigen Herstellungsverfahren werden ein erster und ein zweiter Polysiliziumfilm, die in der Phosphorkonzentra­ tion voneinander verschieden sind, als eine leitende Schicht, die als die Gateelektrode dient, gebildet. Ein anisotropes Ätzen beim Bilden der Gateelektrode wird an der Oberfläche des ersten Polysiliziumfilmes beendet. Dies unterdrückt einen Schaden spe­ ziell des Gateoxidfilmes, der direkt unterhalb einer Seitenober­ fläche des zweiten Polysiliziumfilmes und in der Nähe davon an­ geordnet ist, durch das Ätzen. Somit werden eine Variation der Schwellenspannung eines fertiggestellten MOS-Transistors und eine Verringerung der Durchbruchsspannung des Gateoxidfilmes re­ duziert, und ein sehr zuverlässiger MOS-Transistor wird erhal­ ten.
Dann kann eine vorbestimmte Wärmebehandlung auf den Polysili­ ziumfilmen, die jeweils eine unterschiedliche Phosphorkonzentra­ tion aufweisen, derart durchgeführt werden, daß die Breiten der oberen und unteren Elektrodenschicht, die die Gateelektrode bil­ den, unabhängig gesteuert werden. Dies ermöglicht die Steuerung der effektiven Gatelänge des MOS-Transistors. Weiterhin wird für eine Gateelektrode, bei der die Breite der oberen Elektroden­ schicht schmäler ist als die der unteren Elektrodenschicht, ein Source-/Drainbereich einer LDD-Struktur unter Verwendung der Gateelektrode als Maske und einmaligem Durchführen einer Ioneninjektion gebildet.
Während ein phosphordotierter Polysiliziumfilm beispielhaft als ein Polysiliziumfilm, der Phosphor enthält, in dem obigen Bei­ spiel verwendet wird, können die Phosphorionen nach dem Bilden eines Polysiliziumfilmes injiziert werden. Speziell in diesem Beispiel kann eine vorbestimmte Fotoresistmaske derart verwendet werden, daß partiell die Phosphorkonzentration geändert wird.
Dies legt nahe, daß bei einer Halbleitereinrichtung mit einem CMOS-Transistor beispielsweise ein n-Kanal-MOS-Transistor und ein p-Kanal-MOS-Transistor jeweils eine unterschiedliche effek­ tive Gatelänge aufweisen können. Weiterhin können für MOS-Tran­ sistoren desselben Kanaltyps die effektive Gatelänge in Abhän­ gigkeit der Anwendung geändert werden. Weiterhin können die Schwellenspannung und die Gatekapazität eines MOS-Transistors durch Ändern der Dotierungskonzentration des Polysiliziumfilmes entsprechend der unteren Elektrodenschicht geändert werden.
Während Phosphor als Beispiel einer Dotierung, die in dem Poly­ siliziumfilm enthalten ist, verwendet wurde, kann Arsen oder Stickstoff darin enthalten sein. Weiterhin können der erste Polysiliziumfilm und der zweite Polysiliziumfilm jeweils eine Dotierung eines unterschiedlichen Typs aufweisen. Wenn zum Bei­ spiel der erste Polysiliziumfilm mit Stickstoff dotiert ist und der zweite Polysiliziumfilm mit Phosphor dotiert ist, kann der Endpunkt des Ätzens des zweiten Polysiliziumfilmes klar ange­ zeigt werden. Genauer kann das anisotrope Ätzen des zweiten Polysiliziumfilmes in dem in Fig. 4 gezeigten Schritt schnell beendet werden, wenn Stickstoff erfaßt wird.
Als ein Mittel zum klaren Anzeigen des Endpunktes des Ätzens des zweiten Polysiliziumfilmes kann ein Tunnelfilm ebenfalls zwi­ schen dem ersten und zweiten Polysiliziumfilm gebildet werden. Der Tunnelfilm ist bevorzugt ein dünner Siliziumoxidfilm oder Siliziumnitridfilm von ungefähr 1,0 nm bis 2,0 nm (10 Å bis 20 Å). Diese Filme, die eine Ätzrate aufweisen, die kleiner ist als die des zweiten Polysiliziumfilmes, dienen als ein Ätzstoppfilm. Weiterhin verschlechtert sich die elektrische Verbindung zwi­ schen dem ersten und zweiten Polysiliziumfilm nicht.
Weiterhin ist das Bilden des Tunnelfilmes effektiv beim Verhin­ dern des Durchbruchs bzw. -greifens der Dotierung der Gateelek­ trode bei der Ioneninjektion mit der Gateelektrode, die als Mas­ ke verwendet wird, zum Bilden eines Source-/Drainbereiches. Wei­ terhin werden das Kornwachstum der unteren Elektrodenschicht und das Kornwachstum der oberen Elektrodenschicht voneinander unab­ hängig unterhalb und oberhalb des Tunnelfilms verursacht, und somit ist die Kristallinität der unteren Elektrodenschicht ver­ schieden von der der oberen Elektrodenschicht. Das kann zu einem Verhindern des Channeling (Überreichweite derjenigen Ionen, die in Richtung einer kristallografischen Vorzugsrichtung implan­ tiert werden) bei der Ioneninjektion führen.
Während die Gateelektrode mit einer Zwei-Schicht-Struktur, die aus einer oberen und unteren Elektrodenschicht gebildet ist, beispielhaft beschrieben wurde, kann die Breite oder ähnliches von jeder Schicht ebenfalls in einer Struktur mit mehr als zwei Schichten gesteuert werden.
Zweite Ausführungsform
Ein Herstellungsverfahren einer Halbleitereinrichtung entspre­ chend einer zweiten Ausführungsform und eine durch das Herstel­ lungsverfahren erhaltene Halbleitereinrichtung werden im folgen­ den mit Bezug zu den Figuren beschrieben.
Bei dem in Fig. 5 gezeigten Schritt wird ein Siliziumnitridfilm (nicht gezeigt) auf dem ersten Polysiliziumfilm derart gebildet, daß die obere Elektrodenschicht 9a bedeckt wird. Der Siliziumni­ tridfilm wird derart anisotrop geätzt, daß eine Seitenwand 15 an beiden Seitenoberflächen der oberen Elektrodenschicht 9a, wie in Fig. 11 gezeigt ist, gebildet wird.
Mit Bezug dann zu Fig. 12 wird auf dem Halbleitersubstrat 1 eine vorbestimmte Wärmebehandlung durchgeführt. Der erste Polysili­ ziumfilm, der freigelegt ist, wird oxidiert und wird ein Sili­ ziumoxidfilm 7b. Die Oxidation erreicht ebenfalls den ersten Polysiliziumfilm, der unterhalb der Seitenwand 15 angeordnet ist. Der Abschnitt, der nicht oxidiert wurde und somit als Poly­ siliziumfilm verbleibt, dient als eine untere Elektrodenschicht 7a. Da die obere Elektrodenschicht an beiden Seitenoberflächen Seitenwände aufweist, wird nur die obere Oberfläche oxidiert, und somit wird ein Siliziumoxidfilm 9c gebildet. Der Abschnitt, der nicht oxidiert wurde und somit als Polysiliziumfilm ver­ bleibt, dient im wesentlichen als die obere Elektrodenschicht 9b. Dann werden der Siliziumoxidfilm 9c und die Seitenwand 15 derart als Maske verwendet, und es werden Ionen einer Dotierung eines vorbestimmten Leitungstyps derart in das Halbleitersub­ strat 1 injiziert, daß ein Paar von Source-/Drainbereichen 13a und 13b gebildet wird. Bevorzugt wird die Ioneninjektion vorher mit der oberen Elektrodenschicht 9a, die als Maske verwendet wird, in dem in Fig. 5 gezeigten Schritt derart durchgeführt, daß die LDD-Struktur erhalten wird.
Mit Bezug dann zu Fig. 13 wird eine Lösung von Flußsäure derart verwendet, daß die Siliziumoxidfilme 9c und 7b und der Gateoxid­ film entfernt werden.
Mit Bezug dann zu Fig. 14 wird ein TEOS-Oxidfilm 17 (Tetra- Ethyl-Ortho-Silikat-Glas) auf dem Halbleitersubstrat 1 derart gebildet, daß die obere Elektrodenschicht 9b und die Seitenwand 15 bedeckt werden.
Mit Bezug dann zu Fig. 15 wird der TEOS-Oxidfilm derart aniso­ trop geätzt, daß die TEOS-Oxidfilme 17a und 17b zurückgelassen werden. Zumindest der Gateoxidfilm 5 und das Halbleitersubstrat 1 direkt unterhalb einer Seitenoberfläche der unteren Elektro­ denschicht 7a und in der Nähe davon wird durch das anisotrope Ätzen nicht beschädigt. Obwohl ein Hohlraum zwischen dem TEOS- Oxidfilm 17b und der Elektrodenschicht 7a gebildet werden kann, ist weiterhin das Bilden eines solchen Hohlraums effektiv beim Reduzieren der Kapazität zwischen dem Gate und dem Drain eines fertiggestellten MOS-Transistors.
Mit Bezug nun zu Fig. 16 wird ein Kobaltfilm 19 von ungefähr 5,0 nm bis 20,0 nm (50 Å bis 200 Å) auf dem Halbleitersubstrat 1 durch Sputtern derart, daß die obere Elektrodenschicht 9b und die Seitenwand 15 bedeckt werden, gebildet.
Mit Bezug nun zu Fig. 17 wird eine Wärmebehandlung auf dem Halb­ leitersubstrat 1 in einer N2-Umgebung bei einer Temperatur von 400°C bis 600°C für einige zehn Sekunden durchgeführt. Somit reagiert der Kobaltfilm 19 mit dem Silizium in dem Halbleiter­ substrat 1 und dem Silizium in der oberen Elektrodenschicht 9b derart, daß Kobaltsilizidfilme 19a bzw. 19b in einer selbstju­ stierenden Art gebildet werden. Bevorzugt wird ein Rampen­ annealing bzw. -temperung derart verwendet, daß die Wärmebehand­ lung durchgeführt wird.
Mit Bezug nun zu Fig. 18 wird der Kobaltfilm, der nicht mit dem Silizium reagiert hat, selektiv nachgeätzt. Dann wird eine wei­ tere Wärmebehandlung auf dem Halbleitersubstrat 1 in einer N2-Um­ gebung bei einer Temperatur von 800°C bis 900°C für einige zehn Sekunden derart durchgeführt, daß eine gute Silizierung der Ko­ baltsilizidfilme 19a und 19b erreicht wird. Ein MOS-Transistor einer Salizid-Struktur wird somit erhalten.
Speziell wird entsprechend dem obigen Herstellungsverfahren der durch die Oxidation einer oberen Oberfläche der oberen Elektro­ denschicht gebildete Siliziumoxidfilm in dem in Fig. 13 gezeig­ ten Schritt entfernt. Somit ist der Pegel bzw. die Höhe des obe­ ren Endes der Seitenwand 15 oberhalb desjenigen der oberen Ober­ fläche der oberen Elektrodenschicht 9b. Die Seitenwand 15 funk­ tioniert als ein Hindernis, und es wird verhindert, daß der Ko­ baltfilm in Kontakt mit dem Halbleitersubstrat und der Kobaltsi­ lizidfilm in Kontakt mit der oberen Elektrodenschicht 9b leicht kurzgeschlossen werden, wenn das Kobalt mit dem Silizium in dem in Fig. 17 oder 18 gezeigten Schritt reagiert.
Da der erste Polysiliziumfilm derart thermisch oxidiert wird, daß die untere Elektrodenschicht 7a in dem in Fig. 12 gezeigten Schritt gebildet wird, kann weiterhin ein Schaden an dem Ab­ schnitt des Gateoxidfilmes 5 direkt unterhalb der unteren Elek­ trodenschicht 7a und in der Nähe davon unterdrückt werden. Folg­ lich wird ein ähnlicher Effekt zu dem, der in der ersten Ausfüh­ rungsform beschrieben ist, erhalten.
Obwohl Naßätzen in der obigen Ausführungsform beim Entfernen der gebildeten Siliziumoxidfilme 9c und 7b und des Gateoxidfilmes 5 in dem in Fig. 13 gezeigten Schritt verwendet wird, kann ein anisotropes Ätzen zum Entfernen dieser Filme verwendet werden. In diesem Fall wird der Siliziumoxidfilm auf der oberen Elektro­ denschicht 9b, wie in Fig. 19 gezeigt ist, entfernt. Der Silizi­ umoxidfilm, der nicht der Abschnitt unterhalb der Seitenwand 15 ist, wird entfernt. Dann werden Schritte ähnlich zu denen, die in Fig. 16 bis 18 gezeigt sind, derart durchgeführt, daß ein MOS-Transistor einer Salizid-Struktur erhalten wird.
Bei dem obigen Herstellungsverfahren wird die obere Oberfläche der oberen Elektrodenschicht oxidiert, und die Höhe der oberen Elektrodenschicht kann somit reduziert werden. Weiterhin kann die Dotierungskonzentration der oberen Elektrodenschicht derart geändert werden, daß verschiedene Höhen davon leicht eingestellt werden. Dies führt zu dem folgenden Effekt.
Mit Bezug zu Fig. 20 wird angenommen, daß eine Gateverbindung 16, die die obere und untere Elektrodenschicht 7a und 9b auf­ weist, auf einem Elementtrennoxidfilm 3 gebildet ist. Ein Zwi­ schenschichtisolierfilm 21 ist derart gebildet, daß die Gatever­ bindung 16 bedeckt ist. Ein Kontaktloch 22a, das eine Oberfläche der oberen Elektrodenschicht 9b freilegt, und ein Kontaktloch 22b, das eine Oberfläche des Halbleitersubstrates 1 freilegt, sind in dem Zwischenschichtisolierfilm 21 gebildet. Die thermi­ sche Oxidation verringert den Pegel bzw. die Höhe der oberen Oberfläche der oberen Elektrodenschicht 9b und der Abstand zwi­ schen der oberen Oberfläche der oberen Elektrodenschicht 9b und der Oberfläche des Halbleitersubstrates 1 wird somit reduziert. Somit wird, nachdem die obere Elektrodenschicht 9b freigelegt ist, ein Schaden der oberen Elektrodenschicht 9b von dem ani­ sotropen Ätzen unterdrückt, bis eine Oberfläche des Halbleiter­ substrates 1 freigelegt ist.
Dritte Ausführungsform
Ein Herstellungsverfahren einer Halbleitereinrichtung entspre­ chend einer dritten Ausführungsform und eine durch das Herstel­ lungsverfahren erhaltene Halbleitereinrichtung werden im folgen­ den mit Bezug zu den Figuren beschrieben.
Wie in Fig. 21 gezeigt ist, wird ein Polysiliziumfilm auf dem Gateoxidfilm 5 gebildet. Ein vorbestimmtes Fotoresistmuster (nicht gezeigt), das auf dem Polysiliziumfilm gebildet ist, wird als eine Maske derart verwendet und der Polysiliziumfilm wird derart anisotrop geätzt, daß eine leitende Schicht 8a gebildet wird. Die leitende Schicht 8a wird als eine Maske derart verwen­ det und Ionen einer Dotierung eines vorbestimmten Leitungstyps werden derart injiziert, daß Source-/Drainbereiche 13a und 13b gebildet werden.
Mit Bezug nun zu Fig. 22 wird ein Siliziumoxidfilm 10 von unge­ fähr 10,0 nm bis 50,0 nm (100 Å bis 500 Å) auf dem Halbleiter­ substrat 1 derart gebildet, daß die leitende Schicht 8a bedeckt wird. Ein Siliziumnitridfilm 12 von ungefähr 10,0 nm bis 50,0 nm (100 Å bis 500 Å) wird auf dem Siliziumoxidfilm 10 gebildet.
Mit Bezug dann zu Fig. 23 wird die gesamte Oberfläche des Sili­ ziumnitridfilmes 12 derart anisotrop geätzt, daß eine Seitenwand 12a an der Oberfläche des Siliziumoxidfilmes 10, die in Kontakt mit beiden Seitenoberflächen der leitenden Schicht 8a ist, ge­ bildet wird. Die Seitenwand 12a und die leitende Schicht 8a wer­ den als Maske derart verwendet und eine Ioneninjektion wird der­ art durchgeführt, daß Source-/Drainbereiche 13a und 13b einer LDD-Struktur gebildet werden. Somit wird ein MOS-Transistor ge­ bildet.
Bei diesem Herstellungsverfahren wird der Gateoxidfilm 5 nach­ teilig beim Bilden der leitenden Schicht 8a durch das anisotrope Ätzen in dem in Fig. 21 gezeigten Schritt beschädigt. Wenn je­ doch die gesamte Oberfläche eines Siliziumnitridfilmes beim Bil­ den der Seitenwand 12a in dem in Fig. 23 gezeigten Schritt anisotrop geätzt wird, wird der Siliziumnitridfilm geätzt, so daß der Siliziumoxidfilm 10 im wesentlichen verbleibt. Somit können Schäden, wie zum Beispiel ein Ätzen einer Oberfläche des Halbleitersubstrates 1 und Kristalldefekte, reduziert werden. Folglich wird die Zuverlässigkeit des MOS-Transistors verbes­ sert.
Weiterhin wird der Elementtrennoxidfilm 3 bei dem anisotropen Ätzen der gesamten Oberfläche nicht geätzt, und somit wird die Dicke des Elementtrennoxidfilmes 3 nicht von seiner Anfangsdicke reduziert. Die effektive Dicke des Elementtrennoxidfilmes wird somit erhöht. Folglich wird die Kapazität zwischen einer leiten­ den Schicht, wie zum Beispiel einer Verbindung, die auf dem Ele­ menttrennoxidfilm gebildet ist, und dem Halbleitersubstrat redu­ ziert.
Obwohl die Kombination des Siliziumoxidfilmes und des Silizium­ nitridfilmes in den obigen Ausführungsformen beispielhaft ver­ wendet wird, ist die vorliegende Erfindung nicht auf diese Filme beschränkt, solange der obere und untere Isolierfilm voneinander verschiedene Ätzraten aufweisen und verschiedene Selektivitäts­ verhältnisse sicherstellen.
Vierte Ausführungsform
Ein Herstellungsverfahren einer Halbleitereinrichtung entspre­ chend einer vierten Ausführungsform wird nun mit Bezug zu den Figuren beschrieben. Bis der in Fig. 24 gezeigte Schritt er­ reicht ist, werden Schritte durchgeführt, die ähnlich zu denen sind, bis der Schritt, der in Fig. 11 gezeigt ist, erreicht wird, und eine detaillierte Beschreibung wird davon nicht wie­ derholt.
Mit Bezug zu Fig. 25 wird ein anisotropes Ätzen derart durchge­ führt, daß der erste Polysiliziumfilm entfernt wird. Dann werden die Seitenwand 15 und die obere Elektrodenschicht 9a derart als Maske verwendet, und Ionen einer Dotierung eines vorbestimmten Leitungstyps werden derart injiziert, daß ein Paar von Source-/Drainbereichen 13a und 13b gebildet wird. Somit wird ein MOS- Transistor erhalten.
Der Schaden des Gateoxidfilms 5 ist bei dem isotropischen Ätzen des ersten Polysiliziumfilmes entsprechend diesem Herstellungs­ verfahren geringer als bei dem anisotropen Ätzen des ersten Polysiliziumfilmes. Weiterhin wird der erste Polysiliziumfilm unterhalb der Seitenwand 15 ebenfalls geätzt, und somit kann die Breite der unteren Elektrodenschicht 7a auch effektiv und leicht geändert werden.

Claims (11)

1. Halbleitereinrichtung mit
einer auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten ersten leitenden Schicht (7a), die eine erste Breite aufweist und eine Dotierung einer ersten Konzentration enthält,
und
einer auf der ersten leitenden Schicht (7a) gebildeten zweiten leitenden Schicht (9b), die eine zweite Breite aufweist und eine Dotierung einer zweiten Konzentration enthält,
wobei die zweite Breite sich von der ersten Breite unterscheidet und sich die zweite Konzentration von der ersten Konzentration unterscheidet,
bei der die Halbleitereinrichtung einen Gateelektrodenabschnitt (14), der eine im wesentlichen symmetrische Form im lateralen Querschnitt aufweist, aufweist.
2. Halbleitereinrichtung nach Anspruch 1,
bei der die zweite Konzentration höher ist als die erste Konzen­ tration,
der Gateelektrodenabschnitt (14) auf dem Halbleitersubstrat (1) mit einem dazwischen vorgesehenen Gateisolierfilm (5) gebildet ist und
ein Paar von Source-/Drainbereichen (13a, 13b) in einer Haupt­ oberfläche des Halbleitersubstrates (1) mit dem Gateelektroden­ abschnitt (14) dazwischen vorgesehen gebildet sind.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, bei der ein Seitenwandisolierfilm (17b) so vorgesehen ist, daß er in Kontakt mit zumindest beiden Seitenoberflächen der leiten­ den Schicht (9b) kommt und daß ein Niveau eines oberen Endes des Seitenwandisolierfilmes (17b) oberhalb desjenigen der oberen Oberfläche der zweiten leitenden Schicht (9b) ist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, mit
einem Paar von Source-/Drainbereichen (13a, 13b), die in einer Hauptoberfläche des Halbleitersubstrates (1) mit dem dazwischen vorgesehenen Gateelektrodenabschnitt (14) gebildet sind,
und einem Metallverbindungsfilm (19a, 19b), der auf einer oberen Oberfläche der zweiten leitenden Schicht (9b) und auf einer Oberfläche des Paares von Source-/Drainbereichen (13a, 13b) ge­ bildet ist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, bei der ein Tunnelfilm zwischen der ersten leitenden Schicht (7a) und der zweiten leitenden Schicht (9b) vorgesehen ist.
6. Halbleitereinrichtung mit
einem Gateelektrodenabschnitt, der auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildet ist, und
einem Paar von Source-/Drainbereichen (13a, 13b), die in einer Hauptoberfläche des Halbleitersubstrates (1) mit dem dazwischen vorgesehenen Gateelektrodenabschnitt gebildet sind, bei der der Gateelektrodenabschnitt
eine leitende Schicht (8a), die auf der Hauptoberfläche des Halbleitersubstrates (1) mit einem dazwischen vorgesehenen Gateisolierfilm (5) gebildet ist, wobei die leitende Schicht (8a) eine vorbestimmte Breite aufweist,
einen ersten Isolierfilm (10), der derart auf dem Halbleitersub­ strat (1) gebildet ist, daß die leitende Schicht (8a) bedeckt ist, und
einen zweiten Isolierfilm (12a), der auf einer Oberfläche des ersten Isolierfilmes (10) in Kontakt mit beiden Seitenoberflä­ chen der leitenden Schicht (8a) gebildet ist,
aufweist,
wobei der zweite Isolierfilm (12a) in der Ätzeigenschaft ver­ schieden von dem ersten Isolierfilm (10) ist.
7. Herstellungsverfahren einer Halbleitereinrichtung mit den Schritten
Bilden einer ersten leitenden Schicht (7), die eine Dotierung einer ersten Konzentration enthält, mit einem dazwischen vorge­ sehenen Gateisolierfilm (5) auf einem Halbleitersubstrat (1),
Bilden einer zweiten leitenden Schicht (9), die eine Dotierung einer zweiten Konzentration enthält, wobei die zweite Konzentra­ tion verschieden von der ersten Konzentration ist, auf der er­ sten leitenden Schicht (7),
Verwenden eines Fotoresistmusters (11) einer vorbestimmten Breite, das auf der zweiten leitenden Schicht (9) gebildet ist, als Maske und anisotropes Ätzen der zweiten leitenden Schicht (9) derart, daß eine Oberfläche der ersten leitenden Schicht (7) freigelegt wird,
Durchführen einer Wärmebehandlung derart, daß ein Oxidfilm (9c, 7b) in einer Oberfläche der zweiten leitenden Schicht (9a) und in der freigelegten ersten leitenden Schicht (7) gebildet wird,
und
Entfernen des Oxidfilmes (9c, 7b).
8. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 7, bei dem die zweite Konzentration größer ist als die erste Konzentration, mit dem Schritt des Verwendens der ersten und zweiten leitenden Schicht (7a, 9b), von denen der Oxidfilm (9c, 7b) entfernt ist, als Maske und Injizieren von Dotierungsionen eines vorbestimmten Leitungstyps in eine Halbleiterspeichervorrichtung des Halblei­ tersubstrates (1).
9. Herstellungsverfahren der Halbleitereinrichtung nach Anspruch 7 oder 8, mit den Schritten
Bilden eines Isolierfilmes auf der ersten leitenden Schicht (7) derart, daß die zweite leitende Schicht (9a) bedeckt wird, und anisotropes Ätzen des Isolierfilmes derart, daß ein Seitenwand­ isolierfilm (15) an beiden Seitenoberflächen der zweiten leiten­ den Schicht (9a) gebildet wird,
zwischen dem Schritt des Freilegens einer Oberfläche der ersten leitenden Schicht (7) und dem Schritt des Bildens des Oxidfilmes (9c, 7b).
10. Herstellungsverfahren der Halbleitereinrichtung nach An­ spruch 9 mit den Schritten
Bilden eines Metallfilmes (19) auf dem Halbleitersubstrat (1) derart, daß die zweite leitende Schicht (9b) und der Seitenwand­ isolierfilm (15) bedeckt werden,
Durchführen einer Wärmebehandlung derart, daß eine Metallverbin­ dungsschicht (19a, 19b) in einem Metallfilm (19) in Kontakt mit dem Halbleitersubstrat (1) oder der zweiten leitenden Schicht (9b) gebildet wird, und
Entfernen des Metallfilmes (19), der nicht die Metallverbindung (19a, 19b) ist,
nach dem Schritt der Injektion der Dotierungsionen.
11. Herstellungsverfahren einer Halbleitereinrichtung nach einem der Ansprüche 7 bis 10, mit dem Schritt des Bildens eines Tun­ nelfilmes zwischen dem Schritt des Bildens der ersten leitenden Schicht (7) und dem Schritt des Bildens der zweiten leitenden Schicht (9).
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6074943A (en) * 1997-04-16 2000-06-13 Texas Instruments Incorporated Sidewalls for guiding the via etch
KR100342306B1 (ko) * 2000-09-05 2002-07-02 윤종용 트랜지스터 및 이의 형성 방법
US6645840B2 (en) * 2000-10-19 2003-11-11 Texas Instruments Incorporated Multi-layered polysilicon process
US6891235B1 (en) 2000-11-15 2005-05-10 International Business Machines Corporation FET with T-shaped gate
DE10056873B4 (de) * 2000-11-16 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand
JP4989074B2 (ja) * 2000-12-05 2012-08-01 セイコーインスツル株式会社 半導体装置
US6306715B1 (en) * 2001-01-08 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form smaller channel with CMOS device by isotropic etching of the gate materials
US6509219B2 (en) 2001-03-19 2003-01-21 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
US6528363B2 (en) 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
US6720630B2 (en) * 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
US6541320B2 (en) 2001-08-10 2003-04-01 International Business Machines Corporation Method to controllably form notched polysilicon gate structures
JP3607684B2 (ja) 2002-03-25 2005-01-05 エルピーダメモリ株式会社 半導体装置の製造方法
WO2009154242A1 (ja) * 2008-06-18 2009-12-23 日本電気株式会社 Ｍｉｓ型電界効果トランジスタの製造方法
US7763508B2 (en) * 2008-11-05 2010-07-27 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods
US9412859B2 (en) * 2013-03-11 2016-08-09 Globalfoundries Inc. Contact geometry having a gate silicon length decoupled from a transistor length
CN103325671A (zh) * 2013-05-25 2013-09-25 复旦大学 一种在半导体表面制造t形栅极的方法
US20150187578A1 (en) * 2013-12-26 2015-07-02 Macronix International Co., Ltd. Method of forming silicon layer, and method of manufacturing flash memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928992B2 (ja) * 1975-02-14 1984-07-17 日本電信電話株式会社 Ｍｏｓトランジスタおよびその製造方法
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
US4907048A (en) * 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
JPH03136277A (ja) * 1989-10-20 1991-06-11 Sanyo Electric Co Ltd 半導体装置のゲート電極作成方法
JP2558931B2 (ja) * 1990-07-13 1996-11-27 株式会社東芝 半導体装置およびその製造方法
US5097301A (en) * 1990-12-19 1992-03-17 Intel Corporation Composite inverse T-gate metal oxide semiconductor device and method of fabrication
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
US5424570A (en) * 1992-01-31 1995-06-13 Sgs-Thomson Microelectronics, Inc. Contact structure for improving photoresist adhesion on a dielectric layer
JPH06151834A (ja) * 1992-11-13 1994-05-31 Nippon Steel Corp 半導体装置の製造方法
US5841173A (en) * 1995-06-16 1998-11-24 Matsushita Electric Industrial Co., Ltd. MOS semiconductor device with excellent drain current
US5861340A (en) * 1996-02-15 1999-01-19 Intel Corporation Method of forming a polycide film

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Publication number Publication date
KR100301410B1 (ko) 2001-11-15
KR19980086466A (ko) 1998-12-05
JPH10326891A (ja) 1998-12-08
US6037630A (en) 2000-03-14
TW351861B (en) 1999-02-01

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