DE19703971A1 - Feldeffekttransistor und Verfahren zu seiner Herstellung - Google Patents

Feldeffekttransistor und Verfahren zu seiner Herstellung

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Description

Die Erfindung bezieht sich auf einen Feldeffekttransistor und auf ein Ver­ fahren zu seiner Herstellung, bei dem der Schichtwiderstand eines Gates reduziert ist.
Hochintegrierte Halbleitereinrichtungen weisen eine sehr sehr große An­ zahl von Feldeffekttransistoren auf. Um die Integrationsrate weiter zu ver­ größern, müssen die Feldeffekttransistoren noch weiter verkleinert wer­ den. Mit geringerer Größe der Feldeffekttransistoren erhöhen sich jedoch die Schichtwiderstände von Source/Drain und Gate der Feldeffekttransis­ toren, was zu einer Verlängerung der Signalübertragungszeit von inte­ grierten Schaltungen führt. Könnte dagegen der Schichtwiderstand von Source/Drain und Gate verringert werden, ließe sich die Signalübertra­ gungzeit reduzieren.
Ein anderes Problem bei hochintegrierten Einrichtungen besteht darin, daß sich mit kleiner werdendem Kontaktbereich von Gate und Sour­ ce/Drain mit einer Zwischenverbindungsschicht der Kontaktwiderstand erhöht. Dies führt ebenfalls zu einer Vergrößerung der Signalübertra­ gungzeit.
Nachfolgend werden ein herkömmlicher Feldeffekttransistor und ein kon­ ventionelles Verfahren zu seiner Herstellung unter Bezugnahme auf die Fig. 1 und 2a bis 2f erläutert.
Die Fig. 1 zeigt einen Querschnitt durch den herkömmlichen Feldeffekt­ transistor, hergestellt nach dem konventionellen Verfahren.
Genauer gesagt, enthält der Feldeffekttransistor nach Fig. 1 ein Silizi­ umsubstrat 10 mit einem darauf liegenden Feldoxidfilm 11, ein auf einem aktiven Bereich des Siliziumsubstrats 10 liegendes Gate aus einem Polysi­ liziumfilm 13 und einem Silizidfilm 14, Seitenwandstücke 16 an beiden Seiten des Gates, LDD-Bereiche 15 auf der Oberfläche des Siliziumsub­ strats 10 unterhalb der Seitenwandstücke 16, und Source/Drainbereiche 17, die in Kontakt mit den LDD-Bereichen 15 stehen und sich auf der Oberfläche des Siliziumsubstrats 10 befinden, und zwar seitlich von den Seitenwandstücken 16.
Nachfolgend wird das konventionelle Verfahren zur Herstellung des Feld­ effekttransistors nach Fig. 1 unter Bezugnahme auf die Fig. 2a bis 2f beschrieben.
Entsprechend der Fig. 2a werden zunächst auf der gesamten Oberfläche eines Siliziumsubstrats 100 vom P-Typ, auf dem zuvor ein Feldoxidfilm 101 gebildet worden ist, übereinanderliegend ein Gateisolationsfilm 102, ein Polysiliziumfilm 103 und ein Silizidfilm 104 der Reihe nach hergestellt.
Sodann werden gemäß Fig. 2b bei Durchführung eines Fotoätzprozesses unter Verwendung einer Gatemaske der Silizidfilm 104 und der Polysilizi­ umfilm 103 bereichsweise weggeätzt, um Gate-Elektroden 103a und 104a zu erhalten.
Entsprechend Fig. 2c werden dann unter Verwendung der Gate-Elektro­ de als Implantationsmaske Ionen mit niedriger Konzentration implantiert, um leichtdotierte Drain (LDD) Bereiche 105 vom n Typ zu erhalten.
In einem anschließenden Verfahrensschritt gemäß Fig. 2d wird ein Isola­ tionsfilm 106 auf die gesamte Oberfläche der so erhaltenen Struktur auf­ gebracht, also auf das Siliziumsubstrat 100.
Sodann erfolgt gemäß Fig. 2e ein anisotroper Ätzprozess zwecks Ätzung des Isolationsfilm 106, um auf diese Weise Seitenwandstücke 106a an bei­ den Seiten der Gate-Elektroden 103a und 104a zu erhalten. Danach er­ folgt eine erneute Implantation von Ionen, jetzt aber mit erhöhter Dotie­ rungskonzentration, um Source/Drain Bereiche zu bilden.
Schließlich liegt die in Fig. 2f gezeigte Struktur vor, und zwar mit den Source/Drain Bereichen 107 an beiden Seiten der n LDD-Bereiche 105.
Beim konventionellen Verfahren ist es schwierig, das Gate mit kurzer Ga­ telänge auszubilden. Darüber hinaus liegt der LDD-Bereich auch im Sour­ ce Gebiet, in welchem ein LDD-Bereich nicht erforderlich ist, so daß sich dadurch die Stromcharakteristik aufgrund des dabei erhaltenen höheren Widerstands verschlechtert. Selbst im Fall einer kurzen Gatelänge würde der Effekt der Widerstandsverringerung geringer werden, auch wenn ein Polyzid gebildet wird.
Der Erfindung liegt die Aufgabe zugrunde, die oben genannten Probleme zu überwinden und einen Feldeffekttransistor sowie ein Verfahren zu des­ sen Herstellung zu schaffen, bei dem der Schichtwiderstand des Gates re­ duziert ist.
Vorrichtungsseitige Lösungen der gestellten Aufgabe sind in den Ansprü­ chen 1, 4 und 5 angegeben. Dagegen finden sich verfahrensartige Lösun­ gen der gestellten Aufgabe in den Ansprüchen 6 und 9. Vorteilhafte Ausge­ staltungen der Erfindung sind den jeweiligen Unteransprüchen zu ent­ nehmen.
In Übereinstimmung mit der Erfindung enthält ein Feldeffekttransistor ein Halbleltersubstrat; einen Gateisolationsfilm auf dem Halbleitersub­ strat; einen ersten Verunreinigungsbereich und einen zweiten Verunreini­ gungsbereich unter regulären bzw. regelmäßigen Abständen an der Ober­ fläche des Halbleitersubstrats; einen LDD-Bereich in Kontakt mit dem er­ sten Verunreinigungsbereich, wobei sich der LDD-Bereich in der Oberflä­ che des Halbleitersubstrats befindet und sich in Richtung zum zweiten Verunreinigungsbereich erstreckt; und eine L-förmige Gate-Elektrode zwischen dem LDD-Bereich und dem zweiten Verunreinigungsbereich, die auf der Oberfläche des Halbleitersubstrats zu liegen kommt.
Vorzugsweise besteht die L-förmige Elektrode aus einer Doppelschicht­ struktur mit einer verunreinigungsdotierten Polysilizlumschicht, die L-förmig ausgebildet ist, und mit einer L-förmigen Silizidschicht. Dabei liegt die L-förmige Silizidschicht wenigstens zum Teil auf der Polysilizium­ schicht.
Ein erfindungsgemäßes Verfahren zur Herstellung eines Feldeffekttran­ sistors umfaßt nach einem ersten Aspekt folgende Schritte: Bildung eines Gateisolationsfilms und eines ersten Isolationsfilms der Reihe nach über­ einanderliegend auf einem Halbleitersubstrat und Strukturieren des er­ sten Isolationsfilms zur Bildung eines ersten Isolationsfilmmusters; se­ quentielles Übereinanderstapeln eines ersten Leiters, eines zweiten Lei­ ters und eines zweiten Isolationsfilms auf dem Halbleitersubstrat und dem ersten Isolationsfilmmuster; anisotropes Ätzen des zweiten Isolations­ films, des zweiten Leiters und des ersten Leiters zwecks Bildung einer Ga­ te-Elektrode jeweils an beiden Seiten des ersten Isolationsfilmmusters, wobei die Gate-Elektrode aus einen L-förmigen ersten Leitungsmuster, ei­ nem L-förmigen zweiten Leitungsmuster und einem zweiten Isolations­ filmmuster besteht; Entfernen des ersten Isolationsfilmmusters auf dem Halbleitersubstrat; Implantation von Verunreinigungen mit niedriger Konzentration in die Oberfläche des Halbleitersubstrats unter Verwen­ dung der Gate-Elektrode als Ionenimplantationsmaske zwecks Bildung ei­ nes Verunreinigungsbereichs mit niedriger Konzentration (LDD-Bereich); Bildung einer Schicht für Seitenwandstücke auf dem Halbleitersubstrat und der Gate-Elektrode sowie Ätzen der Schicht zur Ausbildung eines Sei­ tenwandstückes an einer Seite der Gate-Elektrode; Implantation von Ver­ unreinigungen in die Oberfläche des Halbleitersubstrats unter Verwen­ dung der Gate-Elektrode und des Seitenwandstücks als Ionenimplanta­ tionsmasken, um auf diese Weise Verunreinigungsbereiche mit hoher Konzentration zu erhalten; und Entfernen des zweiten Isolationsmusters.
Ein erfindungsgemäßes Verfahren zur Herstellung eines Feldeffekttran­ sistors nach einem zweiten Aspekt der vorliegenden Erfindung umfaßt fol­ gende Schritte: Bildung eines Gatelsolationsfilms und eines ersten Isola­ tionsfilms auf einem Halbleitersubstrat und Strukturieren des ersten Iso­ lationsfilms zwecks Bildung eines ersten Isolationsfilmmusters; sequen­ tielles und aufeinanderliegendes Niederschlagen eines ersten Leiters und eines zweiten Isolationsfilms auf dem Halbleitersubstrat und dem ersten Isolationsfilmmuster; anisotrop es Ätzen des zweiten Isolationsfilms und des ersten Leiters zwecks Bildung einer Gate-Elektrode an beiden Seiten des ersten Isolationsfilmmusters, wobei die Gate-Elektrode aus einem L-förmigen ersten Leiterungsmuster und einem zweiten Isolationsfilmmu­ ster zusammengesetzt ist; Entfernen des ersten Isolationsfilmmusters auf dem Halbleitersubstrat; Implantation von Verunreinigungen mit niedriger Konzentration in die Oberfläche des Halbleitersubstrats unter Verwen­ dung der Gate-Elektrode als Ionenimplantationsmaske, um auf diese Wei­ se Verunreinigungsbereiche mit niedriger Konzentration zu erhalten; Bil­ dung einer Schicht für Seitenwandstücke auf dem Halbleitersubstrat und der Gate-Elektrode sowie Ätzen der Schicht zur Ausbildung von Seiten­ wandstücken an beiden Seiten der Gate-Elektrode; Implantation von Ver­ unreinigungen in die Oberfläche des Halbleitersubstrats unter Verwen­ dung der Gate-Elektrode und der Seitenwandstücke als Ionenimplanta­ tionsmasken zwecks Bildung von Verunreinigungsbereichen mit hoher Konzentration; und Entfernen des zweiten Isolationsmusters und Durch­ führung eines Prozesses zur Bildung von Silizid (bzw. zur Bildung von Sali­ zid).
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 einen Querschnitt durch einen konventionellen Feldeffekttransis­ tor, hergestellt nach einem konventionellen Verfahren;
Fig. 2a bis 2f Querschnittsdarstellungen zur Erläuterung der Her­ stellung des Feldeffekttransistors nach Fig. 1 mit dem konventionellen Verfahren;
Fig. 3 einen Querschnitt durch einen Feldeffekttransistor nach der vor­ liegenden Erfindung;
Fig. 4a bis 4g Querschnittsdarstellungen zur Erläuterung eines erfin­ dungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und zwar in Übereinstimmung mit einem ersten Ausführungsbeispiel; und Fig. 5a bis 5e Querschnittsdarstellungen zur Erläuterung eines erfin­ dungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors, und zwar in Übereinstimmung mit einem zweiten Ausführungsbeispiel der Erfindung.
Die Fig. 3 zeigt einen Querschnitt durch einen Feldeffekttransistor nach der Erfindung. Dagegen stellen die Fig. 4a bis 4g Querschnitte zur Er­ läuterung eines Verfahrens zur Herstellung eines Feldeffekttransistors in Übereinstimmung mit einem ersten Ausführungsbeispiel der Erfindung dar. Die Fig. 5a bis 5b sind Querschnittsdarstellungen zur Erläute­ rung eines erfindungsgemäßen Verfahrens zur Herstellung eines Feldef­ fekttransistors nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
Wie in Fig. 3 zu erkennen ist, enthält der Feldeffekttransistor nach der Erfindung einen Gate-Isolationsfilm 21 auf einem Siliziumsubstrat 20. Ein Sourcebereich 26 und ein Drain-Bereich 25 befinden sich unter regu­ lären Abständen im Siliziumsubstrat 20 bzw. In dessen Oberfläche. Dabei steht mit dem Drain-Bereich 25 ein LDD-Bereich 24 in Kontakt, der sich in Richtung des Sourcebereichs 26 erstreckt. Der LDD-Bereich 24 kann auch als leicht dotierter Drain-Bereich (lightly doped Drain Region) bezeichnet werden. Zudem liegt auf der Oberfläche des Siliziumsubstrats 20 bzw. auf dem Gateisolationsfilm eine Gate-Elektrode 22, die zwischen dem LDD-Bereich 24 auf dem Source-Bereich 26 angeordnet ist. Die Gate-Elektrode 22 weist dabei einen vertikalen Körper senkrecht zur Oberfläche des Silizi­ umsubstrats 20 auf sowie einen horizontalen Körper parallel zur Oberflä­ che des Siliziumsubstrats 20. Mit anderen Worten ist die Gate-Elektrode 22 quasi winkelförmig ausgebildet, wobei der nahe am LDD-Bereich 24 lie­ gende Schenkel senkrecht zur Substratoberfläche verläuft bzw. von dieser absteht, während der nahe dem Source-Bereich 26 liegende Schenkel pa­ rallel zur Oberfläche des Substrats 20 liegt.
Die Gate-Elektrode 22 weist darüber hinaus eine Silizidschicht 23 an ihrer oberen Fläche auf, und zwar an der oberen Seite des horizontalen Körpers und an der oberen Seite sowie an der Innenseite des vertikalen Körpers.
Die Fig. 4a bis 4g zeigen Querschnittsdarstellungen zur Erläuterung ei­ nes ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstellung eines Feldeffekttransistors nach der Erfindung.
Auf einem Halbleitersubstrat 200 sind in regelmäßigen Abständen Feldo­ xidfilme 201 gebildet, um aktive Bereiche zu definieren. Das Halbleiter­ substrat kann eine Siliziumsubstrat 200 sein, und zwar vom p-Typ. Ge­ mäß Fig. 4a werden dann Gate-Isolationsfilme 202 in den aktiven Berei­ chen auf dem Siliziumsubstrat 200 gebildet. Anschließend wird auf die so erhaltene Struktur ein Nitridfilm 203 niedergeschlagen, also auf die Gate- Isolationsfilme 202 und die Feldoxidfilme 201. Danach wird der Oxidfilm 203 strukturiert, um ein Nitridfilmmuster 203a zu erhalten. Das Nitrid­ filmmuster 203a kommt dabei oberhalb eines Feldoxidfilms 201 zu liegen und erstreckt sich zu beiden Seiten des Feldoxidfilms 201 jeweils in gleich­ er Weise auf einen der benachbarten Gate-Isolationsfilme 202, beispiels­ weise bis zur Mitte eines derartigen Gate-Isolationsfilms 202, wie Fig. 4a ebenfalls erkennen läßt. Die sich daran anschließenden Feldoxidfilme 201 bleiben frei.
Entsprechend der Fig. 4b werden auf die gesamte Oberfläche der so er­ haltenen Struktur der Reihe nach übereinander liegend ein Polysilizium­ film 204, ein Silizidfilm 205 und ein zweiter Isolationsfilm 206 niederge­ schlagen, also auf die Oberfläche des Nitridfilmmusters 203a, auf die dar­ an anschließenden Gate-lsolationsfime 202 sowie auf die daran anschlie­ ßenden Feldoxidfilme 201.
Sodann werden gemäß Fig. 4c der zweite Isolationsfilm 206, der Silizid­ film 205 und der Polysiliziumfilm 204 sequentiell bzw. anisotrop geätzt, um auf diese Weise ein zweites Isolationsfilmmuster 206a, ein L-förmiges Silizidfilmmuster 205a sowie L-förmiges Polysiliziumfilmmuster 204a zu erhalten.
Mit anderen Worten erfolgt der anisotrope Ätzvorgang so, daß die obere Fläche des Nitridfilmmustern 203a wieder freigelegt wird, während an bei­ den Seiten dem Nitridfilmmusters 203a die Strukturen 204a, 205a und 206a übrigbleiben. Jenseits dieser Strukturen liegen die Oberflächen der jeweiligen Gate-Isolationsfilme 202 und der Feldoxidfilme 201 ebenfalls wieder frei. Die parallelen Schenkel der L-förmigen Strukturen 204a und 205a weisen dabei vom Nitridfilmmuster 203a weg.
In einem nächsten Schritt entsprechend der Fig. 4d wird der Nitridfilm 203 bzw. das Nitridfilmmuster 203a auf dem p-Typ Siliziumsubstrat 200 entfernt. Um LDD-Bereiche 207 (leicht dotierte Drains) zu erhalten, wer­ den Verunreinigungsionen, z. B. Phosphor (P) oder Arsen (As) mit niedri­ ger Konzentration in die freigelegte Oberfläche des p-Typ Siliziumsub­ strats 200 implantiert, und zwar unter Verwendung des zweiten Isola­ tionsfilmmusters 206a, des Silizidfilmmusters 205a und des Polysilizium­ filmmusters 204a als Implantationsmasken.
Entsprechend der Fig. 4e wird ein Isolationsfilm 208 auf der gesamten Oberfläche des p-Typ Siliziumsubstrats 200 gebildet und zurückgeätzt, um Seitenwandstücke 208a zu erhalten. Diese Seitenwandstücke 208a liegen an der Außenseite des jeweiliges vertikalen Schenkels des Polysilizi­ umfilmmusters 204a. Sie erstrecken sich quasi bogenförmig vom oberen Ende des langen Schenkels des Musters 204a bis herab zum Gate-Isola­ tionsfilm 202.
Sodann werden zur Bildung von Source-Bereichen 210 und Drain-Berei­ chen 209 Verunreinigungsionen z. B. P oder As mit hoher Konzentration in die freigelegte Oberfläche des p-Typ Siliziumsubstrats 200 implantiert und zwar unter Verwendung des zweiten Isolationsfilmmusters 206a, des Silizidfilmmusters 205a, des Polysiliziumfilmmusters 204a und der Sei­ tenwandstücke 208a als Implantationsmasken, wie Fig. 2f zeigt.
Danach werden entsprechend der Fig. 4g die zweiten Isolationsfilmmu­ ster 206a entfernt, und zwar durch einen geeigneten Ätzprozess, um auf diese Weise Gate-Elektroden zu erhalten, die einen L-förmigen Silizidfilm 205a aufweisen. Diese Gate-Elektroden sind so ausgebildet, daß sich das Seitenwandstück 208a und der LDD-Bereich an ein und derselben Seite befinden, und zwar nur an der Seite des Drain-Bereichs 209.
Beim oben beschriebenen Verfahren wurden zwei Gates gleichzeitig gebil­ det. Selbstverständlich ließe sich aber auch nur ein Gate auf einem der ak­ tiven Bereiche des Halbleitersubstrats 200 bilden. Entsprechendes gilt auch für das zweite Ausführungsbeisplel.
Die Fig. 5a bis 5g zeigen Querschnitte zur Erläuterung des zweiten Ausführungsbeispiels des erfindungsgemäßen Verfahrens zur Herstel­ lung eines Feldeffekttransistors.
Zunächst werden wiederum auf einem Halbleitersubstrat bzw. Silizium­ substrat 300 Feldoxidfilme 301 gebildet, die unter gleichen Abständen voneinander angeordnet sein können, um aktive Bereiche zu definieren. Sodann werden in den aktiven Bereichen Gate-Isolationsfilme 302 auf dem Halbleitersubstrat 300 gebildet. Anschließend wird gemäß Fig. 5a ein Ni­ tridfilm 303 auf die gesamte so erhaltene Struktur niedergeschlagen, also auf die Gate-Isolationsfilme 302 und die Feldoxidfilme 301, wonach der Ni­ tridfilm 303 so strukturiert wird, daß ein Nitridfilmmuster 303a entsteht, Es liegt im vorliegenden Fall auf einem Gateoxidfilm 301 und erstreckt sich zu dessen beiden Seiten bis jeweils etwa zur Mitte auf die benachbar­ ten Gate-Isolationsfilme 302. Die Strukturierung des Nitridfilms 303 er­ folgt über einen geeigneten Ätzvorgang.
Entsprechend der Fig. 5b werden anschließend der Reihe nach und über­ einanderliegend auf die so erhaltene Struktur ein Polysiliziumfilm 304 und ein Isolatlonsfilm 305 niedergeschlagen, also auf das Nitridfilmmu­ ster 303, den Gate-Isolationsfilm 302 und die benachbarten Gateoxidfilme 303.
Sodann werden gemäß Fig. 5c der Isolationsfilm 305 und der Polysilizi­ umfilm 304 anisotrop geätzt, um Isolationsfilmmuster 305a und L-förmige Polysiliziumfilmmuster 304a zu erhalten. Durch den Ätzvorgang wird also die Oberfläche des Nitridfilmmusters 303a wieder freigelegt, wobei beid­ seitig zu ihm die Strukturen 305a und 304a verbleiben. Jenseits davon liegt wiederrum die Oberfläche des Gate-Isolationsfilms 302 und die des Feldoxidfilm 301 frei. Der Ätzvorgang kann dabei auch so ausgeführt wer­ den, daß der Gate-Isolationsfilm 302 entfernt wird, wie die Fig. 5c erken­ nen läßt.
Entsprechend der Fig. 5d wird das Nitridfilmmuster 303a durch einen selektiven Ätzvorgang entfernt. Dieses Ätzen kann soweit gehen, daß auch hier der Gate-Isolationsfilm 302 entfernt wird. Sodann werden zur Bildung von LDD-Bereichen 306 Verunreinigungsionen, z. B. P oder As, mit niedri­ ger Konzentration in die freigelegte Oberfläche des p-Typ Siliziumsub­ strats implantiert, und zwar unter Verwendung des Isolationsfilmmusters 305a und des Polysiliziumfilmmusters 304a als Implantationsmasken.
Im Anschluß daran wird entsprechend der Fig. 5e eine Isolationsschicht 307 auf die gesamte Oberfläche der so erhaltenen Struktur niedergeschla­ gen und sodann strukturiert, und zwar durch einen anisotropen Ätzvor­ gang, um Seitenwandstücke 307a an beiden Seiten des Polyslliziumfilm­ musters 304a zu erhalten. Dabei liegt ein Seitenwandstück 307a an der Außenseite des langen Schenkels des Polysiliziumfilmmusters 304a und erstreckt sich von der Oberkante dieses langen Schenkels bogenförmig bis herab zur Oberfläche des Halbleitersubstrats 300. Ein anderes Seiten­ wandstück 307a an der gegenüberliegenden Seite des Gates erstreckt sich ausgehend von der oberen Kante des horizontalen Schenkels des Polysili­ ziumfilmmusters 304a bogenförmig bis herab zur Oberfläche des Halblei­ tersubstrats 300.
Wie die Fig. 5f erkennen läßt, werden dann unter Verwendung des Isola­ tionsfilmmusters 305a, des Polysiliziumfilmmusters 304a und der Seiten­ wandstücke 307a als Implantationsmasken Verunreinigungsionen, z. B. P oder As, mit hoher Konzentration in die freigelegte Oberfläche des p-Typ Siliziumsubstrats 300 implantiert, um auf diese Weise Source-Bereiche 309 und Drain-Bereiche 308 an einer jeweiligen Außenseite der LDD-Be­ reiche 306 zu erhalten.
Schließlich wird gemäß 5g nach Entfernung des Isolationsfilmmusters 305a ein Salizid 310 (oder ein Silizid) durch einen geeigneten Prozeß ge­ bildet, also auf der Oberfläche von Soure- und Drain-Bereich 309 bzw. 308 sowie auf der oberen Fläche bzw. freiliegenden Fläche des Polysilizium­ filmmusters 304a.
In Übereinstimmung mit dem erfindungsgemäßen Verfahren ist die Her­ stellung eines Gates mit kurzer Länge möglich. Das Gate weist eine L-för­ mige Struktur auf, wobei der Gate-Schichtwiderstand verringert ist, und zwar in Folge der Vergrößerung eines Bereichs, auf dem Silizid gebildet worden ist. Darüber hinaus wird der nichtbenötigte LDD-Bereich im Sour­ ce Gebiet beseitigt oder weitestgehend reduziert, so daß nur noch ein LDD-Be­ reich an der Drainseite vorhanden ist. Dadurch verringert sich auch der Source-Widerstand, was zu einer Verbesserung der Stromeigenschaften führt.

Claims (10)

1. Feldeffekttransistor, mit:
  • - einem Halbleitersubstrat (20);
  • - einem Gateisolationsfilm (21) auf dem Halbleitersubstrat (20);
  • - einem ersten Verunreinigungsbereich (25) und einem zweiten Verun­ reinigungsbereich (26) in regulären Intervallen auf der Oberfläche des Halbleitersubstrats (20);
  • - einem LDD-Bereich (24) in Kontakt mit dem ersten Verunreinigungs­ bereich (25), wobei der LDD-Bereich (24) in der Oberfläche des Halbleiter­ substrats (20) liegt und sich in Richtung zum zweiten Verunreinigungsbe­ reich (26) erstreckt und
  • - einer L-förmigen Gate-Elektrode (22, 23), die auf der Oberfläche des Halbleitersubstrats (20) liegt und zwischen dem LDD-Bereich (24) und dem zweiten Verunreinigungsbereich (26) angeordnet ist.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die L-förmige Gate-Elektrode (22, 23) eine Zweischicht-Struktur auf­ weist.
3. Feldeffekttransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Zweischicht-Struktur aus einer mit Verunreinigungen dotierten Polysiliziumschicht (22) mit L-förmiger Ausbildung sowie aus einer L-för­ migen Silizidschicht (23) besteht, von der wenigstens ein Teil auf der Poly­ siliziumschicht (22) liegt.
4. Feldeffekttransistor, mit:
  • - einem Halbleitersubstrat (200);
  • - einem Gateisolationsfilm (202) auf dem Halbleitersubstrat;
  • - einem ersten Verunreinigungsbereich (209) und einem zweiten Ver­ unreinigungsbereich (219), die unter regulären Intervallen in der Oberflä­ che des Halbleitersubstrats (200) angeordnet sind;
  • - einem LDD-Bereich (207) in Kontakt mit dem ersten Verunreini­ gungsbereich (209), wobei der LDD-Bereich (207) in der Oberfläche des Halbleitersubstrats (200) liegt und sich in Richtung zum zweiten Verun­ reinigungsbereich (210) erstreckt;
  • - einer Gate-Elektrode auf der Oberfläche des Halbleiterbereichs (200), die sich zwischen dem LDD-Bereich (207) und dem zweiten Verunreini­ gungsbereich (2, 10) erstreckt, wobei die Gate-Elektrode aus einer L-förmi­ gen Polysiliziumschicht (204a) mit einem vertikalen Körperteil senkrecht zur Oberfläche des Halbleitersubstrats und einem horizontalen Körperteil parallel zur Oberfläche des Halbleitersubstrats, sowie aus einer Silizid­ schicht (205a) besteht, die an der Innenseite des vertikalen Körpers und der oberen Seite des horizontalen Körpers liegt; und
  • - einem Seitenwandstück (208a) an der Außenseite des vertikalen Kör­ pers oberhalb bzw. auf der Oberfläche des LDD-Bereichs (208).
5. Feldeffekttransistor, mit:
  • - einem Halbleitersubstrat (300);
  • - einem Gateisolationsfilm (302) auf dem Halbleitersubstrat (300);
  • - einem ersten Verunreinigungsbereich (308) und einem zweiten Ver­ unreinigungsbereich (309) unter regulären Intervallen in der Oberfläche des Halbleitersubstrats (300);
  • - einem ersten LDD-Bereich (306) und einem zweiten LDD-Bereich (306) jeweils in Kontakt mit dem ersten Verunreinigungsbereich (308) und dem zweiten Verunreinigungsbereich (309) in der Oberfläche des Halblei­ tersubstrats (300), wobei beide LDD-Bereiche (306) aufeinander zuwei­ sen;
  • - einer Gate-Elektrode, die sich zwischen dem ersten LDD-Bereich (306) und dem zweiten LDD-Bereich (306) sowie auf der Oberfläche des Halbleitersubstrats (300) befindet, wobei die Gate-Elektrode aus einer L-förmigen Polysiliziumschicht (304a) mit einem vertikalen Körperteil senk­ recht zur Oberfläche des Halbleitersubstrats (300) und einem horizonta­ len Körper parallel zur Oberfläche des Halbleitersubstrats (300) besteht und zusätzlich eine Silizidschicht (310) aufweist, die auf der oberen Seite des vertikalen Körpers sowie auf dessen Innenseite einerseits und auf der oberen Seite des horizontalen Körpers andererseits liegt;
  • - einem Seitenwandstück (307a) an der Außenseite des vertikalen Kör­ pers sowie oberhalb LDD-Bereichs (306); und
  • - einem Seitenwandstück (307a) an der Seite des horizontalen Körpers.
6. Verfahren zur Herstellung eines Feldeffekttransistors, mit folgenden Schritten:
  • - Bildung eines Gateisolationsfilms (202) und eines ersten Isolations­ films (203) der Reihe nach übereinander liegend auf einem Halbleitersub­ strat (200) und Strukturieren des Isolationsfilms (203) zur Bildung eines ersten Isolationsfilmmusters (203a);
  • - sequentielles Aufeinanderstapeln eines ersten Leiters (204), eines zweiten Leiters (205) und eines zweiten Isolationsfilms (206) auf dem Halb­ leitersubstrat (200) und dem ersten Isolationsfilmmuster (203a);
  • - anisotrop es Ätzen des zweiten Isolationsfilms (206), des zweiten Lei­ ters (205) und des ersten Leiters (204) zwecks Bildung einer Gate-Elektro­ de an beiden Seiten des ersten Isolationsfilmmusters (203a), wobei die Ga­ te-Elektrode aus einem L-förmigen ersten Leiterungsmuster (204a), einem L-förmlgen zweiten Leitungsmuster (205a) und einem zweiten Isolations­ filmmuster (206a) besteht;
  • - Entfernen des ersten Isolationsfilmmusters (203a) auf dem Halblei­ tersubstrat (200);
  • - Implantation von Verunreinigungen mit niedriger Konzentration in die Oberfläche des Halbleitersubstrats (200) unter Verwendung der Gate-Elek­ trode als Ionenimplantationsmaske zwecks Bildung von Verunreini­ gungsbereichen (207) mit niedriger Konzentration;
  • - Bildung einer Schicht (208) für Abstandsstücke auf dem Halbleiter­ substrats (200) und der Gate-Elektrode sowie Ätzen der Schicht (208) zur Ausbildung eines Seitenwandstückes (208a) an der Seite der Gate-Elek­ trode;
  • - Implantation von Verunreinigungen in die Oberfläche des Halblei­ tersubstrats (200) unter Verwendung der Gate-Elektrode und des Seiten­ wandstückes (208a) als Ionenimplantationsmasken zwecks Bildung von Verunreinigungsbereichen (209, 210) mit hoher Konzentration; und
  • - Entfernen des zweiten Isolationsmusters (206a).
7. Verfahren zur Herstellung eines Feldeffekttransistors nach An­ spruch 6, dadurch gekennzeichnet, daß der erste Isolationsfilm (203) ein Oxidfilm oder ein Nitridfilm ist, und daß der zweite Isolationsfilm (206) aus dem jeweils anderen dieser Materialien besteht.
8. Verfahren zur Herstellung eines Feldeffekttransistors nach An­ spruch 6 oder 7, dadurch gekennzeichnet, daß die Schicht (208) der Ab­ standsstücke entweder aus einem Oxidfilm oder einem Polysiliziumfilm hergestellt ist,
  • 9. Verfahren zur Herstellung eines Feldeffekttransistors, mit folgenden Schritten:
  • - Bildung eines Gateisolationsfilms (302) und eines daraufliegenden ersten Isolationsfilms (303) auf der Oberfläche eines Halbleitersubstrats (300) und Strukturieren des ersten Isolationsfilms (303) zur Bildung eines ersten Isolationsfilmmusters (303a);
  • - sequentielles Aufeinanderlegen eines ersten Leiters (304) und eines zweiten Isolationsfilms (305) auf das Halbleitersubstrat (300) und das er­ ste Isolationsfilmmuster (303a);
  • - anisotropes Ätzen des zweiten Isolationsfilms (305) und des ersten Leiters (304) zwecks Bildung einer Gate-Elektrode an beiden Seiten des er­ sten Isolationsfilmmusters (303a), wobei die Gate-Elektrode aus einem L-förmigen ersten Leiterungsmuster (304a) und einem zweiten Isolations­ filmmuster (305a) besteht;
  • - Entfernen des ersten Isolationsfilmmusters (303a) auf dem Halblei­ tersubstrat (300);
  • - Implantation von Verunreinigungen mit niedriger Konzentration in die Oberfläche des Halbleitersubstrats (300) unter Verwendung der Gate-Elek­ trode als Ionenimplantationsmaske, um auf diese Weise Verunreini­ gungsbereiche mit niedriger Konzentration zu bilden;
  • - Aufbringen einer Schicht (307) für Abstandsstücke auf dem Halblei­ tersubstrats (300) und der Gate-Elektrode sowie Ätzen der Schicht (307) zur Ausbildung eines Seitenwandstückes (307a) an beiden Seite der Gate-Elek­ trode;
  • - Implantation von Verunreinigungen in die Oberfläche des Halblei­ tersubstrats (300) unter Verwendung der Gate-Elektrode und der Seiten­ wandstücke (307a) als Ionenimplantationsmasken, um auf diese Weise Verunreinigungsbereiche mit hoher Konzentration zu erhalten; und
  • - Entfernen des zweiten Isolationsmusters (305a) und Durchführen ei­ nes Prozesses zur Bildung eines Silizids (oder eines Salizids).
10. Verfahren zur Herstellung eines Feldeffekttransistors nach An­ spruch 9, dadurch gekennzeichnet, daß der erste Isolationsfilm (303) entweder ein Oxidfilm oder ein Nitridfilm ist, und daß der zweite Isola­ tionsfilm (305) aus dem jeweils anderen dieser Materialien besteht.
11. Verfahren zur Herstellung eines Feldeffekttransistors nach An­ spruch 9, dadurch gekennzeichnet, daß die Schicht (307) für die Ab­ standstücke entweder aus einem Oxidfilm oder aus einem Polysiliziumfilm hergestellt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007075755A2 (en) * 2005-12-22 2007-07-05 Micron Technology, Inc. Cmos device with asymmetric gate strain

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
JP2000091574A (ja) * 1998-09-07 2000-03-31 Denso Corp 半導体装置および半導体装置の製造方法
US6184116B1 (en) * 2000-01-11 2001-02-06 Taiwan Semiconductor Manufacturing Company Method to fabricate the MOS gate
US6746920B1 (en) * 2003-01-07 2004-06-08 Megawin Technology Co., Ltd. Fabrication method of flash memory device with L-shaped floating gate
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5178721B2 (ja) * 2006-08-16 2013-04-10 サンディスク テクノロジーズ インコーポレイテッド 成形されたフローティングゲートを持つ不揮発性メモリ
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
US7494860B2 (en) * 2006-08-16 2009-02-24 Sandisk Corporation Methods of forming nonvolatile memories with L-shaped floating gates
US7838371B2 (en) * 2006-11-06 2010-11-23 Nxp B.V. Method of manufacturing a FET gate
US7773403B2 (en) * 2007-01-15 2010-08-10 Sandisk Corporation Spacer patterns using assist layer for high density semiconductor devices
US7795080B2 (en) * 2007-01-15 2010-09-14 Sandisk Corporation Methods of forming integrated circuit devices using composite spacer structures
US7592225B2 (en) * 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US7592223B2 (en) * 2007-04-02 2009-09-22 Sandisk Corporation Methods of fabricating non-volatile memory with integrated select and peripheral circuitry and post-isolation memory cell formation
US7704832B2 (en) * 2007-04-02 2010-04-27 Sandisk Corporation Integrated non-volatile memory and peripheral circuitry fabrication
US7615447B2 (en) * 2007-12-19 2009-11-10 Sandisk Corporation Composite charge storage structure formation in non-volatile memory using etch stop technologies
US7807529B2 (en) * 2007-12-19 2010-10-05 Sandisk Corporation Lithographically space-defined charge storage regions in non-volatile memory
US7888210B2 (en) * 2007-12-19 2011-02-15 Sandisk Corporation Non-volatile memory fabrication and isolation for composite charge storage structures
US8546152B2 (en) * 2007-12-19 2013-10-01 Sandisk Technologies Inc. Enhanced endpoint detection in non-volatile memory fabrication processes
US7736973B2 (en) * 2008-01-25 2010-06-15 Sandisk Corporation Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming
JP2011066158A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4336054A1 (de) * 1993-10-22 1995-04-27 Bosch Gmbh Robert Monolithisch integriertes p-Kanal-Hochspannungs-Bauelement

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
JPS6066861A (ja) * 1983-09-22 1985-04-17 Toshiba Corp 半導体装置の製造方法
JPS60182171A (ja) * 1984-02-29 1985-09-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4727038A (en) * 1984-08-22 1988-02-23 Mitsubishi Denki Kabushiki Kaisha Method of fabricating semiconductor device
JPH01101667A (ja) * 1987-10-15 1989-04-19 Fuji Electric Co Ltd 半導体集積回路装置の製造方法
US5202272A (en) * 1991-03-25 1993-04-13 International Business Machines Corporation Field effect transistor formed with deep-submicron gate
US5244823A (en) * 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4336054A1 (de) * 1993-10-22 1995-04-27 Bosch Gmbh Robert Monolithisch integriertes p-Kanal-Hochspannungs-Bauelement

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007075755A2 (en) * 2005-12-22 2007-07-05 Micron Technology, Inc. Cmos device with asymmetric gate strain
WO2007075755A3 (en) * 2005-12-22 2007-11-15 Micron Technology Inc Cmos device with asymmetric gate strain
US7656049B2 (en) 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
US8093658B2 (en) 2005-12-22 2012-01-10 Micron Technology, Inc. Electronic device with asymmetric gate strain
US8803240B2 (en) 2005-12-22 2014-08-12 Micron Technology, Inc. Electronic device with asymmetric gate strain
US9356145B2 (en) 2005-12-22 2016-05-31 Micron Technology, Inc. Electronic device with asymmetric gate strain
US9780184B2 (en) 2005-12-22 2017-10-03 Micron Technology, Inc. Electronic device with asymmetric gate strain

Also Published As

Publication number Publication date
KR100223927B1 (ko) 1999-10-15
KR980012623A (ko) 1998-04-30
JPH1098189A (ja) 1998-04-14
US6066534A (en) 2000-05-23

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