KR20040044785A - 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 - Google Patents

에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 Download PDF

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Abstract

본 발명은 아날로그 CMOS 소자 공정과 호환성을 갖고 고전압 소자 및 저전압 소자를 동시에 쉽게 제작할 수 있는 전력 집적회로용 소자의 제조 방법을 제공하기 위한 것으로, SOI 기판의 일정 부분을 식각하여 상기 CMOS 소자와 상기 LDMOS 소자간 격리를 위한 제1 트렌치와 상기 CMOS 소자내 nMOS 소자와 pMOS 소자간 격리를 위한 제2 트렌치를 동시에 형성하는 단계, 상기 SOI 기판내에 상기 LDMOS 소자의 웰과 표류영역, 상기 CMOS 소자의 웰을 각각 형성하는 단계, 상기 제1,2 트렌치에 매립되는 제1,2 필드산화막과 상기 LDMOS 소자내의 표류영역 상에 제3 필드산화막을 형성하는 단계, 상기 LDMOS 소자의 두꺼운 게이트절연막과 상기 CMOS 소자의 얇은 게이트절연막을 형성하는 단계, 상기 제3 필드산화막의 일부분에 걸치는 상기 LDMOS 소자의 게이트전극과 상기 CMOS 소자의 게이트전극을 동시에 형성하는 단계, 상기 각 게이트전극 양측의 상기 SOI 기판내에 상기 LDMOS 소자의 LDD 영역과 상기 CMOS 소자의 LDD 영역을 각각 형성하는 단계, 상기 각 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계, 및 상기 LDD 영역에 접하는 상기 LDMOS 소자의 소스영역과 상기 CMOS 소자의 소스영역/드레인영역을 각각 형성하는 단계를 포함한다.

Description

에스오아이 기판을 이용한 전력 집적회로용 소자의 제조 방법{Fabrication method of devices for power IC applications using SOI substrate}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 고전압 전력 소자에 관한 것이고, 무기 ELD(Electroluminescent Display)의 픽셀에 사용되는 2㎛급의 SOI(Silicon On Insulator) 기판상에서 제작되는 전력 집적회로용 소자의 제조 방법에 관한 것이다.
일반적으로 150V∼250V급의 고전압 소자는 SOI 기판상에서 제작된다. 여기서, SOI 기판은 소자의 활성층 두께가 6∼8㎛ 정도로 비교적 두꺼운 SOI 기판과 1㎛급의 얇은 SOI 기판이 현재 사용되고 있다.
특히, 무기 ELD의 단위 픽셀에 사용되는 고전압 소자와 저전압소자 제조 공정시, 8㎛급의 두꺼운 SOI 기판으로는 서브마이크론급 아날로그 CMOS 소자 공정과 호환성을 갖는 소자를 제작할 수 있으나, 고전압소자의 경우에는 깊은 웰(deep well) 형성을 위한 1200℃ 정도의 고온 열처리 공정과 높은 종횡비(aspect ratio)에 의해 CMP(chemical mechanical polishing) 공정 등을 이용한 다소 복잡한 소자격리기술이 요구된다.
반면에, 도 1에서와 같이, 1㎛급의 얇은 SOI 기판에서 제작되는 고전압 소자 및 저전압 소자의 경우를 살펴보면 다음과 같다. 도1에서와 같이 소스/드레인의 접합깊이는 고전압 소자 및 저전압소자 모두 SOI 기판의 활성층 두께와 동일하다.
도 1은 종래기술에 따른 SOI 기판을 이용한 전력 집적회로용 소자의 수직 단면도이다.
도 1에 도시된 바와 같이, 종래 전력 집적회로용 소자는 LDMOS(Lateral double diffused MOS) 소자와 CMOS 소자가 하나의 SOI 기판에 온칩화되어 있다.
먼저 SOI 기판은, p형 기판(11a), 매몰 산화막(buried oxide, 11b), 실리콘소자영역(11c)의 순서로 적층된 것이다.
그리고, CMOS 소자는, SOI 기판(11)상에서 트렌치(12a)를 통해 이웃한 LDMOS 소자와 격리되고, nMOS 소자와 pMOS 소자 사이도 트렌치(12b)에 의해 격리되는데, nMOS 소자는 SOI 기판(11)의 실리콘소자영역(11c)내에 형성된 p웰(13)과 p웰(13) 상의 얇은 게이트산화막(14)과 얇은 게이트산화막(14)상의 게이트전극(15)과 n형 소스영역/드레인영역(16a/17a)을 갖는다. 그리고, pMOS 소자는 SOI 기판(11)의 실리콘소자영역(11c)내에 형성된 n웰(18)과 n웰(18) 상의 얇은 게이트산화막(14)과 얇은 게이트산화막(14)상의 게이트전극(15)과 p형 소스영역/드레인영역(16b/17b)을 갖는다.
LDMOS 소자는, 필드산화막과 활성영역에 걸쳐서 형성된 판구조의 게이트전극(19), 게이트전극(19) 아래의 두꺼운 게이트산화막(20), 게이트전극(19)의 일측 실리콘소자영역(11c)내에 구비된 n형 소스영역(21), 필드산화막(22a)에 의해 분리된 일측 실리콘소자영역(11c)내에 구비된 n형 드레인영역(23)을 포함한다. 그리고, 게이트전극 아래의 실리콘소자영역(11c)내에는 고전압소자의 p웰(24)이 형성된다.
상술한 각 소자들은 전체 구조물 상부를 덮는 층간절연막(25)을 관통하여 n형 소스영역(16a, 21) 및 n형 드레인영역(17a, 23), p형 소스영역(16b) 및 p형 드레인영역(17b)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 n형 소스영역(16a, 21) 및 n형 드레인영역(17a, 23), p형 소스영역(16b) 및 p형 드레인영역(17b)과 연결되는 소스전극(26a, 26b, 26c) 및 드레인전극(27a, 27b, 27c)을 형성한다. 그리고, nMOS 소자와 pMOS 소자를 분리시키는 필드산화막(22b) 상부에는 하부전극(28a), 유전막(28b) 및 상부전극(28c)으로 이루어진 캐패시터가 구비되며, 층간절연막(25)을 관통하여 캐패시터의 하부전극(28a)과 상부전극(28c)에 연결되는 하층 금속전극(29a)과 상층 금속전극(29b)이 형성된다.
도 1에서, 각 소자는 트렌치(12a,12b)에 의해 격리되고, 트렌치(12a, 12b)는 층간절연막(25)이 채우고 있다.
그러나, 1㎛급의 얇은 SOI 기판을 사용할 경우, 고전압 소자 및 저전압 소자는 활성층 막 두께의 불균일성에 의한 전기적 특성의 불균일성, 게이트 전압 증가에 따른 드레인 전류의 급격한 증가 등에 의한 킹크효과(kink effect) 등에 의해 전기적 특성 제어가 어려운 단점이 있다.
또한, 기존의 서브마이크론급 아날로그 CMOS 공정 및 소자특성과의 호환성에도 문제가 될수 있다. 그리고, 소자 격리기술에 있어서도 서브마이크론급의 미세소자격리폭을 질화막의 형성 및 습식식각, 저온산화막의 채움(filling) 공정으로 제어하는데 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 기존의 서브마이크론 아날로그 CMOS 소자 공정과 호환성을 가지면서 고전압 및 저전압 소자를 동시에 쉽게 제작할 수 있는 전력 집적회로용 소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 소자간 격리시 미세 소자격리폭을 제어하는데 적합한 전력집적회로용 소자의 제조 방법을 제공하는데 있다.
도 1은 종래기술에 따른 전력 집적회로용 소자의 수직 단면도,
도 2는 본 발명의 일실시예에 따른 전력 집적회로용 소자의 수직 단면도,
도 3a 내지 도 3h는 도 2에 도시된 본 발명의 일실시예에 따른 전력 집적회로용 소자의 제조 공정 단면도,
도 4a 내지 도 4b는 도 3c의 트렌치에 매립되는 필드산화막의 보이드를 제거하기 위한 필드산화막 형성 방법을 도시한 공정 단면도,
도 5는 본 발명의 다른 실시예에 따른 전력 집적회로용 소자의 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : SOI 기판 34a,34b : 트렌치
36 : 표류영역 37 : LDMOS 소자의 p웰
38 : nMOS 소자의 p웰 39 : pMOS 소자의 n웰
42a,42b,42c : 필드산화막 45a : 두꺼운 게이트산화막
45b : 얇은 게이트산화막 46a, 46b, 46c : 게이트전극
46d : 하부전극 47a, 47b : n형 LDD 영역
47c : p형 LDD 영역 49a, 49b : n형 소스영역
50a, 50b : n형 드레인영역 49c : p형 소스영역
50c : p형 드레인영역
상기 목적을 달성하기 위한 본 발명의 전력 집적회로용 소자의 제조 방법은 SOI 기판의 일정 부분을 식각하여 상기 CMOS 소자와 상기 LDMOS 소자간 격리를 위한 제1 트렌치와 상기 CMOS 소자내 nMOS 소자와 pMOS 소자간 격리를 위한 제2 트렌치를 동시에 형성하는 단계, 상기 SOI 기판내에 상기 LDMOS 소자의 웰과 표류영역, 상기 CMOS 소자의 웰을 각각 형성하는 단계, 상기 제1,2 트렌치에 매립되는 제1,2 필드산화막과 상기 LDMOS 소자내의 표류영역 상에 제3 필드산화막을 형성하는 단계, 상기 LDMOS 소자의 두꺼운 게이트절연막과 상기 CMOS 소자의 얇은 게이트절연막을 형성하는 단계, 상기 제3 필드산화막의 일부분에 걸치는 상기 LDMOS 소자의게이트전극과 상기 CMOS 소자의 게이트전극을 동시에 형성하는 단계, 상기 각 게이트전극 양측의 상기 SOI 기판내에 상기 LDMOS 소자의 LDD 영역과 상기 CMOS 소자의 LDD 영역을 각각 형성하는 단계, 상기 각 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계, 및 상기 LDD 영역에 접하는 상기 LDMOS 소자의 소스영역과 상기 CMOS 소자의 소스영역/드레인영역을 각각 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예는 무기 ELD의 픽셀 및 구동 IC 제작을 위한 실리콘 소자영역이 2㎛급인 SOI 기판상에서 서브마이크론급 아날로그 CMOS 소자 공정과 호환성을 갖는 고전압 소자 및 저전압 소자 제조 방법에 대해 설명하며, 특히 필드산화막을 이용한 소자격리기술을 채택하여 소자의 공정을 용이하게함과 동시에 소자의 집적도를 높이는 방법을 제안한다.
그리고, 실시예에서 제작되는 고전압 소자는 LDMOS 소자이며, 저전압 소자는 nMOS 소자 및 pMOS 소자로서, 종래의 아날로그 CMOS 소자공정과 호환성을 갖는다.
도 2는 본 발명의 일실시예에 따른 전력 집적회로용 소자의 수직 단면도이다.
도 2에 도시된 바와 같이, 전력 집적회로용 소자는 고전압소자인 LDMOS 소자와 저전압소자인 CMOS 소자가 하나의 SOI 기판에 온칩화되어 있다.
먼저 SOI 기판은, p형 기판(31a), 매몰 산화막(buried oxide, 31b), 실리콘소자영역(31c)의 순서로 적층된 것이다.
그리고, CMOS 소자는, SOI 기판(31)상에서 트렌치(34a)를 통해 이웃한 LDMOS 소자와 격리되고, nMOS 소자와 pMOS 소자 사이도 트렌치(34b)에 의해 격리되는데, nMOS 소자는 SOI 기판(31)의 실리콘소자영역(31c)내에 형성된 p웰(38)과 p웰(38) 상의 얇은 게이트산화막(45b)과 얇은 게이트산화막(45b)상의 게이트전극(46b)과 nLDD 영역(47b)을 갖는 n형 소스영역/드레인영역(49b/50b)을 갖는다. 그리고, pMOS 소자는 SOI 기판(31)의 실리콘소자영역(31c)내에 형성된 n웰(39)과 n웰(39) 상의 얇은 게이트산화막(45b)과 얇은 게이트산화막(45b)상의 게이트전극(46c)과 pLDD 영역(47c)을 갖는 p형 소스영역/드레인영역(49c/50c)을 갖는다. 여기서, 각 게이트전극(46b, 46c)은 그 양측벽에 스페이서(48)를 구비한다.
LDMOS 소자는, 필드산화막(42a)과 활성영역에 걸쳐서 형성된 판구조의 게이트전극(46a), 게이트전극(46a) 아래의 두꺼운 게이트산화막(45a), 게이트전극(46a)과 두꺼운 게이트산화막(45a)의 적층물 양측벽에 구비된 스페이서(48), 게이트전극(46a)의 일측 실리콘소자영역(31c)내에 구비된 nLDD 영역(47a)을 갖는 소스영역(49a), 필드산화막(42a)에 의해 분리된 일측 실리콘소자영역(31c)내에 구비된 표류영역(36), 표류영역(36)내에 구비된 n형 드레인영역(50a)을 포함한다.
상술한 각 소자들은 전체 구조물 상부를 덮는 층간절연막(53)을 관통하여 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c), 캐패시터의 하부전극(46d)과 상부전극(52)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c)과 연결되는 소스전극(54a, 54b, 54c) 및 드레인전극(55a, 55b, 55c)을 형성한다. 그리고, nMOS 소자와 pMOS 소자를 격리시키는 필드산화막(42c) 상부에는 하부전극(46d), 유전막(51) 및 상부전극(52)으로 이루어진 캐패시터가 구비되며, 층간절연막(53)을 관통하여 캐패시터의 하부전극(46d)과 상부전극(52)에 연결되는 하층 금속전극(56a)과 상층 금속전극(56b)이 형성된다.
도 3a 내지 도 3h는 도 2에 도시된 본 발명의 일실시예에 따른 전력 집적회로용 소자의 제조 공정 단면도이다.
도 3a에 도시된 바와 같이, p형 기판(31a)상에 2㎛∼3㎛ 두께를 갖는 매몰 산화막(31b)과 2㎛ 두께의 실리콘 소자영역(31c)을 갖는 SOI 기판(31)상에 300Å∼400Å 두께의 제1 산화막(32)을 성장시킨다.
다음에, 제1 산화막(32)상에 4000Å 두께의 저온산화막(33)을 저압화학증착법(Low Pressure Chemical Vapor Deposition; LPCVD)으로 증착시킨 후, 소자격리영역을 정의하는 소자분리마스크(도시 생략)를 식각마스크로 저온산화막(33)을 건식식각한다.
다음에, 소자분리마스크를 제거한 후, 식각처리된 저온산화막(33)을 식각마스크로 저온산화막(33) 식각후 노출된 제1 산화막(32)과 SOI 기판(31)의 실리콘 소자영역(31c)을 식각하여 트렌치(34a, 34b)를 형성한다. 이때, 트렌치(34a, 34b)중에서 일측 트렌치(34a)는 LDMOS 소자와 nMOS 소자간 격리를 위한 트렌치이고, 타측트렌치(34b)는 nMOS 소자와 pMOS 소자간 격리를 위한 트렌치이며, 이러한 트렌치(34a, 34b)는 거의 직각에 가까운 식각 프로파일을 갖는다.
도 3b에 도시된 바와 같이, 저온산화막(33)과 제1 산화막(32)을 제거한 후, 트렌치(34a, 34b)를 포함한 실리콘소자영역(31c)상에 300Å∼400Å 두께의 제2 산화막(35)을 형성한다.
다음에, 각각 마스크 및 이온주입 공정을 수행하여 LDMOS 소자의 표류영역(36), LDMOS 소자의 p웰(37), nMOS 소자의 p웰(38), pMOS 소자의 n웰(39)을 각각 형성한다. 먼저, 표류영역(36)은 제2 산화막(35)상에 감광막을 도포하고 사진전사공정을 통해 LDMOS 소자의 표류영역을 정의하는 마스크를 형성한 후 인(Phosphorous; P) 이온을 2×1011cm-2∼2×1012cm-2도즈로 이온주입하여 형성한다. 그리고, LDMOS 소자의 채널을 위한 p웰(37)은 제2 산화막(35)상에 감광막을 도포하고 사진전사공정을 통해 p웰을 정의하는 마스크를 형성한 후 붕소(Boron; B) 이온을 이온주입하여 형성하고, nMOS 소자의 p웰(38)은 감광막을 도포하고 사진전사공정을 통해 nMOS 소자용 p웰을 정의하는 마스크를 형성한 후 붕소(B) 이온을 이온주입하여 형성한다. 마지막으로, pMOS 소자의 n웰(39)은 감광막을 도포하고 사진전사공정을 통해 pMOS 소자용 n웰을 정의하는 마스크를 형성한 후 인(P) 이온을 이온주입하여 형성한다.
전술한 이온주입과정을 수행한 후, 1150℃의 질소(N2) 분위기에서 열처리를 실시하여 각 소자 영역내에 주입된 도펀트들을 활성화시킨다.
한편, 실리콘소자영역(31c)이 매우 얇기 때문에 고전압소자의 p웰(37), nMOS 소자의 p웰(38), pMOS 소자의 n웰(39)은 각각 그 깊이가 실리콘소자영역(31c)의 바닥에 이른다. 이하, 도면에서는 편의상 점선으로 그 영역들을 도시한다.
도 3c에 도시된 바와 같이, 제2 산화막(35)을 제거한 후, SOI 기판(31)의 실리콘소자영역(31c)상에 300Å∼400Å 두께의 제3 산화막(40)을 형성하고, 제3 산화막(40)상에 1600Å 두께의 질화막(41)을 형성한다.
다음에, 질화막(41)상에 감광막을 도포하고 사진전사공정을 통해 각 소자의 활성영역을 정의하는 마스크(도시 생략)를 형성한 후, 질화막(41)과 제3 산화막(40)을 건식식각하면, 각 소자의 활성영역상에만 질화막(41)과 제3 산화막(40)이 잔류하고, 노출되는 실리콘소자영역(31c)의 일부는 필드영역이 형성된다. 예컨대, 트렌치(34a, 34b) 상부에도 필드영역이 형성될 부분이므로 노출되고, 각 소자영역내의 필드영역도 노출된다.
다음으로, 질화막(41)과 제3 산화막(40)을 식각하기 위해 이용된 감광막을 제거한 후, 노출된 실리콘소자영역(31c)을 열산화시켜 6000Å∼7000Å 두께의 필드산화막(42a, 42b, 42c)을 성장시킨다. 예컨대, LDMOS 소자의 활성영역 일부에 필드산화막(42a)이 형성되고, 각 소자간 격리영역인 트렌치(34a, 34b)에도 필드산화막(42b, 42c)이 채워지며, 특히 nMOS 소자와 pMOS 소자간 격리영역인 트렌치(34b)에 형성되는 필드산화막(42c)은 트렌치(34b)를 완전히 매립하면서 활성영역에까지 확장하여 형성된다. 전술한 필드산화막(42a, 42b, 42c)들은 고온 전기로에서 형성되는 실리콘산화막이다.
한편, 트렌치(34a, 34b)에서 필드산화막(42b, 42c)이 채워질 때 보이드(void)가 발생될 수 있는데, 이러한 보이드는 소자의 특성을 열화시키는 원인으로 작용하므로 보이드를 발생시키지 않는 조건으로 필드산화막(42b, 42c)을 형성해야만 한다.
첨부도면 도 4a 내지 도 4b는 트렌치(34a, 34b)에 매립되는 필드산화막(42b, 42c)의 보이드를 제거하기 위한 필드산화막 형성 방법을 도시하고 있다.
먼저, 도 4a에 도시된 바와 같이, SOI 기판(31)의 실리콘소자영역(31c)상에 300Å∼400Å 두께의 제3 산화막(40)을 형성하고, 제3 산화막(40)상에 1000Å∼2000Å 두께의 다결정실리콘층(57)을 증착한다.
그리고, 다결정실리콘층(57)상에 1600Å 두께의 질화막(41)을 형성한다.
다음에, 질화막(41)상에 감광막을 도포하고 사진전사공정을 통해 각 소자의 활성영역을 정의하는 마스크(58)를 형성한 후, 이 마스크(58)를 식각마스크로 질화막(41)을 건식식각한다. 여기서, 건식식각후 질화막(41)은 각 소자의 활성영역상에만 잔류하고, 잔류하는 질화막(41)에 의해 노출되는 실리콘소자영역(31c)의 일부는 필드영역이 형성될 부분이다.
다음에, 도 4b에 도시된 바와 같이, 마스크(58)를 제거한 후, 식각처리된 질화막(41)에 의해 노출된 다결정실리콘층(57)을 열산화시켜 6000Å∼7000Å 두께의 필드산화막(42a, 42b, 42c)을 성장시킨다. 예컨대, LDMOS 소자의 활성영역 일부에 필드산화막(42a)이 형성되고, 각 소자간 격리영역인 트렌치(34a, 34b)에도 필드산화막(42b, 42c)이 채워지며, 특히 nMOS 소자와 pMOS 소자간 격리영역인트렌치(34b)에 형성되는 필드산화막(42c)은 트렌치(34b)를 매립하면서 활성영역에까지 확장하여 형성된다. 전술한 필드산화막(42a, 42b, 42c)들은 실리콘산화막이다.
전술한 바와 같이, 다결정실리콘층(57)을 이용하여 필드산화막(42a, 42b, 42c)을 형성하면, 소자격리영역인 트렌치(34a, 34b)에서 발생될 수 있는 보이드를 제거하므로써 필드산화막의 채움 공정을 더욱 효과적으로 행할 수 있다. 한편, 필드산화막 형성후 활성영역상의 다결정실리콘층(57)은 질화막(41)과 더불어 습식 또는 건식 식각공정으로 제거된다.
도 3c에 이어서, 도 3d에 도시된 바와 같이, 질화막(41)을 습식 또는 건식 식각공정을 통해 제거한 다음, 질화막(41) 아래에 잔류하는 제3 산화막(40)을 제거한다.
다음에, 제3 산화막(40) 제거후 드러난 실리콘소자영역(31c)상에 200Å 두께의 제4 산화막(43)을 성장시킨 후, nMOS 소자 및 pMOS 소자의 문턱전압 조절을 위해 붕소 이온을 1×1013cm-2∼2×1013cm-2도즈로 이온주입한다.
다음에, 감광막을 도포하고 사진전사공정을 통해 nMOS 소자 및 pMOS 소자 영역을 노출시키는 마스크(44)를 형성한 후, 마스크(44)를 식각마스크로 nMOS 소자 및 pMOS 소자 영역상에 형성된 제4 산화막(43)을 습식식각한다. 따라서, LDMOS 소자에만 제4 산화막(43)이 잔류한다.
도 3e에 도시된 바와 같이, 마스크(44)를 제거한 후, 제4 산화막(43)을 포함한 실리콘소자영역(31c)상에 170Å 두께의 제5 산화막(45)을 성장시킨다.
따라서, LDMOS 소자에는 제4 산화막(43)과 제5 산화막(45)의 이중층으로 된 두꺼운 게이트산화막이 형성되고, nMOS 소자 및 pMOS 소자 영역에는 제5 산화막(45)으로만 된 얇은 게이트산화막이 형성된다. 이하, 도 3f부터는 제4 산화막(43)과 제5 산화막(45)의 이중층을 '두꺼운 게이트산화막(45a)'이라고 통합하여 약칭하고, 제5 산화막(45)을 '얇은 게이트산화막(45b)'이라고 약칭한다.
도 3f에 도시된 바와 같이, 두꺼운 게이트산화막(45a)과 얇은 게이트산화막(45b)상에 게이트전극을 위한 1차 다결정실리콘층을 3000Å∼4000Å 두께로 증착한 후, 전도성 증대를 위해 POCl3도핑을 실시한다.
다음으로, POCl3도핑이 실시된 1차 다결정실리콘층을 식각하여 LDMOS 소자의 게이트전극(46a), nMOS 소자의 게이트전극(46b) 및 pMOS 소자의 게이트전극(46c)을 형성한다. 이때, 1차 다결정실리콘층으로 된 캐패시터의 하부전극(46d)이 nMOS 소자 영역의 필드산화막(42c)상에 형성된다. 이때, LDMOS 소자의 게이트전극(46a)은 모두 활성영역과 필드산화막의 일부분에 걸쳐서 판 형태로 형성된다. 이어서, 900℃에서 100Å 정도의 산화막을 성장시킨다.
다음으로, LDMOS 소자와 nMOS 소자의 nLDD 영역(47a, 47b), pMOS 소자의 pLDD 영역(47c)을 각각 형성한다. 먼저, 각 게이트전극(46a,46b,46c) 및 하부전극(46d)을 포함한 전면에 감광막을 도포하고 사진전사공정을 통해 nLDD 영역을 형성하기 위한 이온주입마스크를 형성한 후 인(P) 이온을 2×1013cm-2도즈로 이온주입하여 LDMOS 소자와 nMOS 소자의 nLDD 영역(47a, 47b)을 형성한다. 그리고,pLDD 영역을 형성하기 위한 이온주입마스크를 형성한 후 붕소 이온을 1×1013cm-2도즈로 이온주입하여 pMOS 소자의 pLDD 영역(47c)을 형성한다.
도 3g에 도시된 바와 같이, 전면에 4000Å 두께의 저온산화막을 증착한 후, 반응성이온식각(RIE) 공정을 수행하여 각 게이트전극의 측벽에 측벽산화막(48)을 형성한다. 이때, 도시되지 않았지만, 캐패시터의 하부전극(46d)의 양측벽에도 측벽산화막이 형성된다. 이어서, 900℃에서 100Å 정도의 산화막을 성장시킨다.
다음으로, LDMOS 소자의 n형 소스영역(49a) 및 n형 드레인영역(50a), nMOS 소자의 n형 소스영역(49b) 및 n형 드레인영역(50b), pMOS 소자의 p형 소스영역(49c) 및 p형 드레인영역(50c)을 형성한다. 먼저, LDMOS 소자와 nMOS 소자의 경우, 감광막을 도포하고 사진전사공정을 통해 소스영역과 드레인영역을 정의하는 마스크를 형성한 후 비소(As)를 이온주입하여 n형 소스영역(49a, 49b)과 n형 드레인영역(50a, 50b)을 동시에 형성한다. 그리고, pMOS 소자의 경우, 감광막을 도포하고 사진전사공정을 통해 p형 소스영역과 드레인영역을 정의하는 마스크를 형성한 후, 붕소를 이온주입하여 p형 소스영역(49c)과 p형 드레인영역(50c)을 동시에 형성한다.
다음에, 캐패시터의 유전막을 형성하기 위해 300Å∼600Å 두께의 저온산화막을 형성하고, 저온산화막상에 2차 다결정실리콘층을 증착한 후, 전도성 증대를 위해 POCl3도핑을 실시한다. 그리고, 2차 다결정실리콘층과 저온산화막을 식각하여 캐패시터의 상부전극(52)과 유전막(51)을 형성한다. 이어서, 900℃∼950℃의 온도및 질소분위기에서 열처리한다.
도 3h에 도시된 바와 같이, 6000Å 두께의 층간절연막(53)을 저온에서 증착한다. 이때, 층간절연막(53)은 1500Å 두께의 TEOS 산화막과 4500Å 두께의 BPSG막이 사용될 수 있다.
이어서, 콘택마스크를 사용하여 층간절연막(53)을 식각하여 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c), 캐패시터의 하부전극(46d)과 상부전극(52)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c)과 각각 연결되는 소스전극(54a, 54b, 54c) 및 드레인전극(55a, 55b, 55c)을 형성한다. 그리고, 캐패시터의 하부전극(46d)과 상부전극(52)에 연결되는 하층 금속전극(56a)과 상층 금속전극(56b)을 형성한다. 이때, 소스전극(54a, 54b, 54c), 드레인전극(55a, 55b, 55c), 하층 금속전극(56a)과 상층 금속전극(56b)은 콘택홀상에 금속막을 증착한 후 패터닝하여 형성한다.
마지막으로, 전극들을 열처리한다.
도 5는 본 발명의 다른 실시예에 따른 전력 집적회로용 소자의 수직 단면도이다.
도 5에 도시된 바와 같이, 전력 집적회로용 소자는 LDMOS 소자와 CMOS 소자가 하나의 SOI 기판에 온칩화되어 있다.
먼저 SOI 기판은, p형 기판(31a), 매몰 산화막(31b), 실리콘소자영역(31c)의 순서로 적층된 것이다.
그리고, CMOS 소자는, SOI 기판(31)상에서 경사진 트렌치(61a)를 통해 이웃한 LDMOS 소자와 격리되고, nMOS 소자와 pMOS 소자 사이도 경사진 트렌치(61b)에 의해 격리되는데, nMOS 소자는 SOI 기판(31)의 실리콘소자영역(31c)내에 형성된 p웰(38)과 p웰(38) 상의 얇은 게이트산화막(45b)과 얇은 게이트산화막(45b)상의 게이트전극(46b)과 nLDD 영역(47b)을 갖는 n형 소스영역/드레인영역(49b/50b)을 갖는다. 그리고, pMOS 소자는 SOI 기판(31)의 실리콘소자영역(31c)내에 형성된 n웰(39)과 n웰(39) 상의 얇은 게이트산화막(45b)과 얇은 게이트산화막(45b)상의 게이트전극(46c)과 pLDD 영역(47c)을 갖는 p형 소스영역/드레인영역(49c/50c)을 갖는다. 여기서, 각 게이트전극(46c)은 그 양측벽에 산화막 스페이서를 구비한다.
LDMOS 소자는, 필드산화막과 활성영역에 걸쳐서 형성된 판구조의 게이트전극(46a), 게이트전극(46a) 아래의 두꺼운 게이트산화막(45a), 게이트전극(46a)과 두꺼운 게이트산화막(45a)의 적층물 양측벽에 구비된 스페이서(48), 게이트전극(46a)의 일측 실리콘소자영역내에 구비된 nLDD 영역을 갖는 소스영역(49a), 필드산화막에 의해 분리된 일측 실리콘소자영역내에 구비된 표류영역(36), 표류영역(36)내에 구비된 n형 드레인영역(50a)을 포함한다.
상술한 각 소자들은 전체 구조물 상부를 덮는 층간절연막(53)을 관통하여 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c), 캐패시터의 하부전극(46d)과 상부전극(52)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 n형 소스영역(49a, 49b) 및 n형 드레인영역(50a, 50b), p형 소스영역(49c) 및 p형 드레인영역(50c)과 각각 연결되는 소스전극(54a,54b, 54c) 및 드레인전극(55a, 55b, 55c)을 형성한다. 그리고, nMOS 소자와 pMOS 소자를 격리시키는 필드산화막 상부에는 하부전극(46d), 유전막(51) 및 상부전극(52)으로 이루어진 캐패시터가 구비되며, 층간절연막(53)을 관통하여 캐패시터의 하부전극(46d)과 상부전극(52)에 연결되는 하층 금속전극(56a)과 상층 금속전극(56b)이 형성된다.
도 5의 전력 집적회로용 소자에서, 각 소자영역은 경사진 트렌치(61a,61b)에 의해 격리되고, 이 경사진 트렌치(61a,61b)에 필드산화막(42b, 42c)이 채워지고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에서 제시한 SOI 기판을 이용한 전력 집적회로용 소자의 제조 방법은 무기 ELD의 픽셀 및 구동 IC 의 제조분야에 적용될 수 있으며, 향후, 공정 미세화 및 최적화를 통해 디스플레이의 픽셀 해상도를 높일수 있으며, 그밖에 고전압, 고속 및 고성능이 요구되는 각종 구동 IC 소자 제작에도 적용할 수 있는 효과가 있다.

Claims (5)

  1. CMOS 소자 및 LDMOS 소자가 온칩화된 전력 집적회로용 소자의 제조 방법에 있어서,
    SOI 기판의 일정 부분을 식각하여 상기 CMOS 소자와 상기 LDMOS 소자간 격리를 위한 제1 트렌치와 상기 CMOS 소자내 nMOS 소자와 pMOS 소자간 격리를 위한 제2 트렌치를 동시에 형성하는 단계;
    상기 SOI 기판내에 상기 LDMOS 소자의 웰과 표류영역, 상기 CMOS 소자의 웰을 각각 형성하는 단계;
    상기 제1,2 트렌치에 매립되는 제1,2 필드산화막과 상기 LDMOS 소자내의 표류영역 상에 제3 필드산화막을 형성하는 단계;
    상기 LDMOS 소자의 두꺼운 게이트절연막과 상기 CMOS 소자의 얇은 게이트절연막을 형성하는 단계;
    상기 제3 필드산화막의 일부분에 걸치는 상기 LDMOS 소자의 게이트전극과 상기 CMOS 소자의 게이트전극을 동시에 형성하는 단계;
    상기 각 게이트전극 양측의 상기 SOI 기판내에 상기 LDMOS 소자의 LDD 영역과 상기 CMOS 소자의 LDD 영역을 각각 형성하는 단계;
    상기 각 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계; 및
    상기 LDD 영역에 접하는 상기 LDMOS 소자의 소스영역과 상기 CMOS 소자의 소스영역/드레인영역을 각각 형성하는 단계
    를 포함함을 특징으로 하는 전력 집적회로용 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 트렌치 및 제2 트렌치는 직각 식각구조 또는 경사진 식각구조로 형성되는 것을 특징으로 하는 전력 집적회로용 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1,2 필드산화막을 형성하는 단계는,
    상기 제1,2 트렌치의 측벽을 열산화시킨 산화막으로 완전히 매립하여 형성하는 것을 특징으로 하는 전력 집적회로용 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1,2 필드산화막과 상기 제3 필드산화막을 형성하는 단계는,
    상기 제1,2 트렌치를 포함한 전면에 산화막을 형성하는 단계;
    상기 산화막상에 다결정실리콘층을 형성하는 단계;
    상기 다결정실리콘층상에 질화막을 형성하는 단계;
    상기 질화막을 식각하여 필드영역을 정의하는 단계; 및
    상기 식각처리된 질화막에 의해 노출된 상기 다결정실리콘층을 산화시키는 단계
    를 포함함을 특징으로 하는 전력 집적회로용 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 LDMOS 소자의 두꺼운 게이트절연막과 상기 CMOS 소자의 얇은 게이트절연막을 형성하는 단계는,
    상기 LDMOS 소자를 포함한 상기 CMOS 소자 상에 산화막을 형성하는 단계;
    상기 CMOS 소자에 문턱전압 조절을 위한 도펀트를 이온주입하는 단계;
    상기 산화막중에서 상기 CMOS 소자 상에 형성된 부분을 제거하는 단계; 및
    상기 CMOS 소자를 포함하여 상기 LDMOS 소자의 잔류하는 상기 산화막상에 추가로 산화막을 형성하는 단계
    를 포함함을 특징으로 하는 전력 집적회로용 소자의 제조 방법.
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