KR100534601B1 - 제조 공정과 특성 제어가 용이한 전력 집적회로 구조 - Google Patents

제조 공정과 특성 제어가 용이한 전력 집적회로 구조 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 제조 공정과 특성 제어가 용이한 전력 집적회로(Integrated Circuit, IC)에 관한 것이며, 그 불순물 확산 영역 형성이 용이하여, 소자의 특성을 용이하게 제어할 수 있는 구조를 가진 전력 집적회로를 제공하는데 그 목적이 있다. 본 발명은 SOI(Silicon-On-Insulator) 기판의 활성 실리콘층에 제공되는 제1 도전형-LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터, 제2 도전형-LDMOS 트랜지스터 및 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서, 상기 제1 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며, 상기 제2 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF형으로 제공되는 것을 특징으로 한다.

Description

제조 공정과 특성 제어가 용이한 전력 집적회로 구조{A power IC structure for simplifying fabrication process and characteristic control}
본 발명은 반도체 기술에 관한 것으로, 특히 제조 공정과 특성 제어가 용이한 전력 집적회로(Integrated Circuit, IC) 구조에 관한 것이다.
일반적으로, 고전압 전력 소자로 고속 스위칭이 가능하고 구동회로의 손실이 적은 MOS 소자가 바이폴라 소자보다 많이 사용되고 있다. DMOS형 고전압 전력 소자로는 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)와 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor)가 있다.
한편, 전력 IC를 제작할 때 벌크(bulk) 실리콘 기판을 사용하는 것 보다 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판을 사용하면 공정이 간단해 지는 장점이 있으며, VDMOS 트랜지스터의 경우 구동 전력이 큰 장점이 있으나 LDMOS 트랜지스터 보다 IC를 제작하는데 많은 어려움이 있다. 이에 따라 고전압 전력 IC를 제작하는데 주로 SOI 기판을 사용한 LDMOS 트랜지스터가 사용되고 있다.
LDMOS 트랜지스터는 드리프트로 활성 실리콘층 전체를 사용하는 non-RESURF(REduced-SURface Field)형 LDMOS 트랜지스터와 드리프트와 반대형의 불순물이 도입된 활성영역에 드리프트를 형성하는 RESURF형 LDMOS 트랜지스터로 나눌 수 있다.
첨부된 도면 도 1a는 종래기술에 따른 RESURF형 LDMOS 트랜지스터 구조의 전력 IC의 단면을 도시한 것이며, 도 1b는 종래기술에 따른 non-RESURF형 LDMOS 트랜지스터 구조의 전력 IC의 단면을 도시한 것으로, 실리콘 기판(10), 매몰 산화막(11), 활성 실리콘층(12)으로 이루어진 SOI 기판 상에 p-LDMOS, n-LDMOS, n-MOS, p-MOS가 각각 형성된 상태를 나타내고 있다.
우선 도 1a를 참조하면, RESURF형 LDMOS 트랜지스터의 불순물 확산 영역의 구조는 p-LDMOS 트랜지스터의 경우, 깊은 n-웰, n-웰, p-드리프트, 보조 p-드리프트, n+ 접합, p+ 접합, 보조 p+ 접합 등으로 이루어지며, n-LDMOS 트랜지스터의 경우, 깊은 p-웰, p-웰, n-드리프트, 보조 n-드리프트, p+ 접합, n+ 접합 등으로 이루어진다.
즉, 종래기술에 따른 RESURF형 LDMOS 트랜지스터를 이용한 전력 IC는 도시된 바와 같이 n-LDMOS 및 p-LDMOS 트랜지스터를 제작하기 위하여 활성 실리콘층(12) 전체에 p-형 또는 n-형 불순물을 도핑하여야 하는데, 이를 위해 선택적인 이온주입 공정과 장시간의 고온 열처리 공정을 필요로 하므로 공정이 복잡한 단점을 가지고 있다.
다음으로, 도 1b를 참조하면, non-RESURF형 LDMOS 트랜지스터의 불순물 확산 영역의 구조는 p-LDMOS 트랜지스터의 경우, 깊은 p-웰, n-웰, 보조 p-드리프트, n+ 접합, p+ 접합, 보조 p+ 접합 등으로 이루어지며, n-LDMOS 트랜지스터의 경우, 깊은 n-웰, p-웰, 보조 n-드리프트, p+ 접합, n+ 접합 등으로 이루어진다.
즉, 종래기술에 따른 non-RESURF형 LDMOS 트랜지스터를 이용한 전력 IC는 n-LDMOS 및 p-LDMOS 트랜지스터를 제작하기 위하여 활성 실리콘층(12) 전체에 p-형 또는 n-형 불순물을 도핑하여야 하는데, RESURF형 LDMOS 트랜지스터를 이용한 전력 IC와 다르게 활성영역 실리콘층(12)에 초기에 도입된 불순물을 그대로 이용할 수 있기 때문에 p-형 또는 n-형 불순물 중 하나의 불순물만을 활성영역 실리콘층(12)에 도입하여도 되므로 공정이 간단한 장점이 있다. 그러나, non-RESURF형 LDMOS 트랜지스터의 경우 저농도의 불순물이 도입된 상태의 활성 실리콘층(12)을 non-RESURF형 LDMOS 트랜지스터의 드리프트로 사용하기 때문에 소자의특성을 제어하기가 매우 어려운 문제점이 있었다.
상기 도 1a 및 도 1b에서 미설명 도면 부호 '10'은 실리콘 기판, '11'은 매몰 절연막, '13'은 필드 산화막, '14'는 층간절연막, '15'는 게이트, '16'은 소오스/드레인 전극, '17'은 트렌치용 산화막, '18'은 트렌치용 폴리실리콘막을 각각 나타낸 것이다.
본 발명은 그 불순물 확산 영역 형성이 용이하여, 소자의 특성을 용이하게 제어할 수 있는 구조를 가진 전력 집적회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 전력 집적회로는, SOI(Silicon-On-Insulator) 기판의 활성 실리콘층에 제공되는 제1 도전형-LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터, 제2 도전형-LDMOS 트랜지스터 및 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서, 상기 제1 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며, 상기 제2 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF형으로 제공되는 것을 특징으로 한다.
바람직하게, 상기 제1 도전형-LDMOS 트랜지스터는, 상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 웰; 상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 드리프트; 상기 제2 도전형 불순물 웰에 제공되는 고농도의 제2 도전형 불순물 접합, 고농도의 제1 도전형 불순물 접합 및 고농도의 제1 도전형 불순물 보조 접합; 상기 제1 도전형 불순물 드리프트에 제공되는 제1 도전형 불순물 보조 드리프트; 및 상기 제1 도전형 불순물 보조 드리프트에 제공되는 고농도의 제1 도전형 불순물 접합을 구비한다.
바람직하게, 상기 제2 도전형-LDMOS 트랜지스터는, 상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 웰; 상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 보조 드리프트; 상기 제1 도전형 불순물 웰에 제공되는 고농도의 제1 도전형 불순물 접합 및 고농도의 제2 도전형 불순물 접합; 및 상기 제2 도전형 불순물 보조 드리프트에 제공되는 고농도의 제2 도전형 불순물 접합을 구비한다.
또한 본 발명은, SOI 기판의 활성 실리콘층에 제공되는 제1 도전형-LIGBT(Lateral Insulated Gate Bipolar Transistor), 제2 도전형-LIGBT 및 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서, 상기 제1 도전형-LIGBT가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며, 상기 제2 도전형-LIGBT가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF(REduced-SURface Field)형으로 제공되는 것을 특징으로 한다.
바람직하게, 상기 제1 도전형-LIGBT는, 상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 웰; 상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 드리프트; 상기 제2 도전형 불순물 웰에 제공되는 고농도의 제2 도전형 불순물 접합, 고농도의 제1 도전형 불순물 접합, 고농도의 제1 도전형 불순물 보조 접합; 상기 제1 도전형 불순물 드리프트에 제공되는 제1 도전형 불순물 보조 드리프트; 및 상기 제1 도전형 불순물 보조 드리프트에 제공되는 고농도의 제2 도전형 불순물 접합을 구비한다.
바람직하게, 상기 제2 도전형-LIGBT는, 상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 웰; 상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 보조 드리프트; 상기 제1 도전형 불순물 웰에 제공되는 고농도의 제1 도전형 불순물 접합 및 고농도의 제2 도전형 불순물 접합; 및 상기 제2 도전형 불순물 보조 드리프트에 제공되는 고농도의 제1 도전형 불순물 접합을 구비한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 전력 IC 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 설명한다.
본 실시예에 따른 공정은 먼저, 도 2a에 도시된 바와 같이 non-RESURF형 n-LDMOS 트랜지스터, RESURF형 p-LDMOS 트랜지스터, CMOS 소자로 구성된 전력 IC를 제조하기 위하여, 실리콘 기판(20), 매몰 산화막(21), 활성 실리콘층(22)으로 구성된 SOI 기판 상에 100~1000Å 두께의 패드 산화막(23) 및 1000~3000Å 두께의 질화막(24)을 증착하고 깊은 n-웰 마스크를 사용하여 포토레지스트 패턴(25)을 형성한 다음, 건식식각 방법으로 질화막(24)을 식각하고 식각된 질화막(24)을 이온주입 베리어로 사용하여 인(P, phosphorus)을 이온주입한다. 이때, SOI 기판의 활성 실리콘층(22)는 p형 불순물이 도입된 것을 사용하며, 비저항이 1~100Ωcm이고 두께가 0.5~20㎛인 것을 사용한다. 또한, 깊은 n-웰 형성을 위한 이온주입은 5.0×1011 ~ 5.0×1013cm-2의 도즈(dose) 조건으로 진행한다.
다음으로, 도 2b에 도시된 바와 같이 질화막(24) 및 산화막(23)을 제거하고, 고온 열처리시 불순물이 바깥쪽으로 빠져나오는 것을 줄이기 위하여 활성 실리콘층(22) 상에 산화막(26)을 800~3000Å 두께로 성장시키고, 고온 열처리를 실시하여 깊은 n-웰을 형성한다. 이때, 활성 실리콘층(22) 표면의 불순물 농도를 낮추기 위하여 깊은 n-웰 마스크를 사용하여 1.0×1011 ~ 1.0×1014cm-2 도즈의 p형 불순물을 이온주입하고 다시 고온 열처리한다.
이어서, 도 2c에 도시된 바와 같이 산화막(26)을 제거하고, 선택적인 이온주입 공정을 통해 n형 불순물(P 또는 As) 또는 p형 불순물(B 또는 BF2)을 주입하고 열처리를 실시하여 n-LDMOS 트랜지스터의 p-웰 및 보조 n-드리프트와, p-LDMOS 트랜지스터의 n-웰 및 p-드리프트, 그리고 CMOS의 p-웰 및 n-웰을 형성한다.
계속하여, 도 2d에 도시된 바와 같이 1.0×1011 ~ 1.0×1014cm-2의 도즈 조건으로 p-LDMOS 트랜지스터의 p-드리프트에 p형 불순물(B 또는 BF2)을 이온주입하고 고온 열처리하여 p-LDMOS 트랜지스터의 보조 p-드리프트를 형성한다.
다음으로, 도 2e에 도시된 바와 같이 트렌치 소자격리를 위하여 저온으로 2000~10000Å 두께의 산화막(27)을 증착하고 트렌치 마스크를 사용한 포토 리소그래피 공정과 건식 식각 공정을 통하여 산화막(27)을 식각한 다음 활성 실리콘층(22)을 식각하여 매몰 산화막(21)까지 관통하는 1∼3㎛ 폭의 트렌치를 형성하고 200~1000Å 두께의 트렌치 측벽 산화막(도시되지 않음) 성장 및 2000~10000Å 두께의 저압화학증착 산화막 증착을 실시하고, 트렌치용 산화막(28)을 형성하고, 열처리후에 화학증착법으로 2000~10000Å 두께의 트렌치용 폴리실리콘막(29)을 증착한다.
계속하여, 도 2f에 도시된 바와 같이 CMP(Chemical Mechanical Polishing) 방법으로 활성 실리콘층(22) 상부의 폴리실리콘막(29) 및 산화막(27)을 연마한다. 이 공정을 수행함으로써 LDMOS 트랜지스터와 CMOS에 필요한 웰과 드리프트 등이 모두 형성되고 각각의 LDMOS 트랜지스터와 로직 CMOS의 격리가 완전히 이루어진다.
이어서, 도 2g에 도시된 바와 같이 각 소자를 전기적으로 격리시키기 위하여 100~1000Å 두께의 산화막(30)을 성장시키고 그 상부에 500~3000Å 두께의 질화막(31)을 증착한 다음, 활성 영역을 정의하는 마스크를 사용한 포토 리소그래피 공정을 통해 질화막(31)을 패터닝하고, 필드 산화막의 문턱전압을 조절하기 위한 이온주입 공정 및 p-LDMOS 트랜지스터의 보조 소오스 형성을 위한 이온주입 공정을 실시한다. 이때, 필드 산화막의 문턱전압 조절을 위한 이온주입 공정은 1.0×1013 ~ 1.0×1014cm-2의 도즈 조건으로 p형 불순물(B 또는 BF2)을 이온주입하며, p-LDMOS 트랜지스터의 보조 소오스 형성을 위한 이온주입 공정은 포토레지스트 패턴(32)을 사용하여 1.0×1013 ~ 1.0×1015cm-2의 도즈 조건으로 p-형 불순물(B 또는 BF2)을 이온주입한다.
다음으로, 도 2h에 도시된 바와 같이 LOCOS법으로 3000~10000Å 두께의 필드 산화막(33)을 성장시킨다. 이때, p-LDMOS 트랜지스터의 보조 p+ 접합이 형성된다.
계속하여, 도 2i에 도시된 바와 같이 질화막(31)을 습식식각법으로 제거하고, 통상의 희생 산화 공정, 문턱전압 조절용 이온주입 공정, 게이트 산화 공정 및 폴리실리콘 게이트 형성 공정 및 LDD(lightly doped drain) 구조의 소오스/드레인 접합 형성을 위한 이온주입 공정을 실시한다. 도면 부호 '34'는 폴리실리콘 게이트, '35'는 게이트 측벽 스페이서, '36'은 층간절연막을 각각 나타낸 것이다.
이어서, 도 2j에 도시된 바와 같이 콘택 마스크를 사용한 포토 리소그래피 공정을 통해 층간절연막(36)을 선택 식각하고, 열처리한 다음 금속 증착 및 패터닝 공정을 실시하여 소오스/드레인 전극(37)을 형성한다.
본 발명의 다른 실시예는 상기 도 2j에서 n-LDMOS 트랜지스터의 드레인 접합(n+) 대신에 p+ 접합을 대치하면 n-LIGBT(lateral insulated gate bipolar transistor)가 되며, p-LDMOS 트랜지스터의 드레인 접합(p+) 대신에 n+ 접합을 형성하면 p-LIGBT가 된다. 이와 같이 LDMOS 트랜지스터와 비슷한 구조를 가지는 LIGBT도 non-RESURF형 LIGBT 소자와 RESURF형 LIGBT 소자를 혼합하여 전력 IC를 제작하여 공정을 간단히 하고 IC의 특성을 개선할 수 있다. LIGBT는 LDMOS 트랜지스터 보다 동작 속도가 느리지만 전류 구동력이 큰 장점이 있으며 통상의 바이폴라 트랜지스터 보다 동작 속도가 빠르고 회로 구성이 간단한 장점을 가지고 있다.
전술한 바와 같은 본 발명에서 제안하는 방법 대로 SOI 기판과 트렌치 소자격리 기술을 이용하여 고전압 전력 IC를 제작하면 non-RESURF형 n-(또는 p-) LDMOS 트랜지스터와 RESURF형 p-(또는 n-) LDMOS 트랜지스터를 이용하여 전력소자가 형성되는 활성 실리콘층 모두에 한 종류 즉, n-형(또는 p형) 불순물을 도입시켜 열처리하면 되고 n-LDMOS 트랜지스터와 p-LDMOS 트랜지스터의 특성을 최적화시켜 전력 IC 특성을 개선시킬 수 있는 장점이 있다. 그리고 LDMOS 트랜지스터에서 드레인 접합의 불순물을 n+(또는 p+)에서 p+(또는 n+)로 바꿈으로써 LIGBT 소자를 제작할 수 있다. LDMOS 트랜지스터와 같이 RESURF형 LIGBT 소자와 non-RESURF형 LIGBT 소자를 혼합하여 사용함으로써 전력 IC 공정을 간단히 하고 LIGBT 소자의 특성을 최적화시켜 전력 IC의 특성을 개선시킬 수 있는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 CMOS 소자가 깊은 p-웰 상에 형성되는 경우를 일례로 들어 설명하였으나, 깊은 n-웰 상에 CMOS 소자를 형성하는 경우에도 본 발명은 적용될 수 있다.
전술한 본 발명에 따라 제작되는 고전력 IC는 non-RESURF형 LDMOS 트랜지스터와 RESURF형 LDMOS 트랜지스터를 혼합하여 사용함으로써 종래의 방법으로 제작하는 전력 IC에 비하여 공정이 간단하고 n-LDMOS 트랜지스터와 p-LDMOS 트랜지스터의 특성을 최적화시켜 IC의 특성을 향상시킬 수 있는 장점이 있다. 또한, 본 발명은 LDMOS 트랜지스터 대신에 LIGBT 소자를 적용하여 기존의 방법보다 공정을 간단하고 최적의 특성을 가지는 고전력 IC를 제작할 수 있게 된다.
도 1a는 종래기술에 따른 RESURF형 LDMOS 트랜지스터 구조의 전력 IC의 단면도.
도 1b는 종래기술에 따른 non-RESURF형 LDMOS 트랜지스터 구조의 전력 IC의 단면도.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 전력 IC의 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 매몰 산화막
12 : 활성 실리콘층 13 : 필드 산화막
14 : 층간절연막 15 : 게이트
16 : 소오스/드레인 전극 17 : 트렌치용 산화막
18 : 트렌치용 폴리실리콘막

Claims (6)

  1. SOI(Silicon-On-Insulator) 기판의 활성 실리콘층에 제공되는 제1 도전형-LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터, 제2 도전형-LDMOS 트랜지스터와 및 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서,
    상기 제1 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며,
    상기 제2 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF형으로 제공되는 것을 특징으로 하는 전력 집적회로.
  2. 제1항에 있어서,
    상기 제1 도전형-LDMOS 트랜지스터가,
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 웰;
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 드리프트;
    상기 제2 도전형 불순물 웰에 제공되는 고농도의 제2 도전형 불순물 접합, 고농도의 제1 도전형 불순물 접합 및 고농도의 제1 도전형 불순물 보조 접합;
    상기 제1 도전형 불순물 드리프트에 제공되는 제1 도전형 불순물 보조 드리프트; 및
    상기 제1 도전형 불순물 보조 드리프트에 제공되는 고농도의 제1 도전형 불순물 접합을 구비하는 것을 특징으로 하는 전력 집적회로.
  3. 제1항에 있어서,
    상기 제2 도전형-LDMOS 트랜지스터가,
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 웰;
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 보조 드리프트;
    상기 제1 도전형 불순물 웰에 제공되는 고농도의 제1 도전형 불순물 접합 및 고농도의 제2 도전형 불순물 접합; 및
    상기 제2 도전형 불순물 보조 드리프트에 제공되는 고농도의 제2 도전형 불순물 접합을 구비하는 것을 특징으로 하는 전력 집적회로.
  4. SOI(Silicon-On-Insulator) 기판의 활성 실리콘층에 제공되는 제1 도전형-LIGBT(Lateral Insulated Gate Bipolar Transistor), 제2 도전형-LIGBT, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서,
    상기 제1 도전형-LIGBT가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며,
    상기 제2 도전형-LIGBT가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF(REduced-SURface Field)형으로 제공되는 것을 특징으로 하는 전력 집적회로.
  5. 제4항에 있어서,
    상기 제1 도전형-LIGBT가,
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 웰;
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 드리프트;
    상기 제2 도전형 불순물 웰에 제공되는 고농도의 제2 도전형 불순물 접합, 고농도의 제1 도전형 불순물 접합, 고농도의 제1 도전형 불순물 보조 접합;
    상기 제1 도전형 불순물 드리프트에 제공되는 제1 도전형 불순물 보조 드리프트; 및
    상기 제1 도전형 불순물 보조 드리프트에 제공되는 고농도의 제2 도전형 불순물 접합을 구비하는 것을 특징으로 하는 전력 집적회로.
  6. 제4항에 있어서,
    상기 제2 도전형-LIGBT가,
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제1 도전형 불순물 웰;
    상기 깊은 제2 도전형 불순물 웰에 제공되는 제2 도전형 불순물 보조 드리프트;
    상기 제1 도전형 불순물 웰에 제공되는 고농도의 제1 도전형 불순물 접합 및 고농도의 제2 도전형 불순물 접합; 및
    상기 제2 도전형 불순물 보조 드리프트에 제공되는 고농도의 제1 도전형 불순물 접합을 구비하는 것을 특징으로 하는 전력 집적회로.
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