CN102208437B - 半导体元件及其制作方法 - Google Patents
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Abstract
一种双沟道晶体管及其制作方法，该双沟道晶体管设于基底上，前述基底具有向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出有源区域，前述的双沟道晶体管系设于有源区域上，双沟道晶体管包括栅极沟槽嵌入在有源区域，并且向第二方向延伸，栅极位于栅极沟槽中向第二方向延伸，第一源极/漏极区和第二源极/漏极区位于栅极相对两侧的有源区域的上表面，第一U形沟道区域位于第一源极/漏极区，第二U形沟道区域位于第二源极/漏极区之间。
Description
技术领域
本发明涉及一种半导体元件及其工艺，特别是涉及一种提供高集成度的双沟道晶体管结构及其制作方法，其可适用于各种半导体元件，例如动态随机存取存储器(dynamic random access memory，DRAM)。
背景技术
传统的动态随机存取存储器(DRAM)的记忆单元是由金属氧化物场效晶体管与电容器构成，其中该晶体管的源极电连接于该电容器的上层电极。电容器可分为堆叠式和深沟槽式二种型态。堆叠式电容器直接在硅基板表面形成电容器，而深沟槽式电容器则是在硅基板内部形成电容器。近年来，动态随机存取存储器的集成度随着半导体工艺技术的创新而快速地增加。欲实现高集成度的目的，必须缩小记忆单元的尺寸，已知技术主要是通过缩小晶体管与电容器的尺寸而缩小记忆单元的整体尺寸，然而晶体管源极和漏极之间的沟道长度将随着记忆单元尺寸缩小而变短，当晶体管的沟道长度缩短之后，除了会造成起始电压(threshold voltage，Vt)的下降与栅极电压(gatevoltage，Vg)对晶体管的控制发生问题，尚有短沟道效应(short channel effect)的现象发生而影响晶体管的操作。
过去已有人提出方法，以避免发生短沟道效应，例如，增加掺杂浓度等，然而，此方法却可能同时增加接面漏电流(junction leakage)，而影响元件的可靠度。此外，缩小记忆单元的尺寸之后，接触接插和源极/漏极之间的接触面积也随之变小，因而造成片电阻上升。
发明内容
有鉴于此，本发明提出一种晶体管结构及其工艺，以解决上述已知技艺的问题，本发明的晶体管适合使用于各种存储器元件，尤其是DRAM元件。
根据本发明的优选实施例，一种具有双沟道晶体管的半导体元件，包括：有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出有源区域，第一浅沟槽隔离和第二浅沟槽隔离相交，栅极沟槽嵌入在有源区域，并且向第二方向延伸，栅极位于栅极沟槽中，并且向第二方向延伸，第一介电层位于栅极沟槽中并且包覆栅极，第一源极/漏极区位于有源区域的上表面，并向第二方向延伸，第二介电层嵌入于有源区域并且位于第一源极/漏极区之间，第一U形沟道区域位于第一源极/漏极区之间并且围绕第二介电层，第二源极/漏极区位于有源区域的上表面，并向第二方向延伸，第三介电层嵌入于有源区域并且位于第二源极/漏极区之间以及第二U形沟道区域位于第二源极/漏极区之间并且围绕第三介电层。
根据本发明的另一优选实施例，一种制作半导体元件的方法，包括：首先，提供有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出有源区域，第一浅沟槽隔离和第二浅沟槽隔离相交，以及第一介电层沿着该第一方向埋入于该有源区域，然后形成栅极沟槽嵌入在有源区域中，栅极沟槽沿该第二方向延伸并且截断第一介电层，
接着，形成第二介电层于该栅极沟槽的表面，接着，形成栅极于栅极沟槽中，其中栅极向第二方延伸，之后，形成第三介电层于栅极上，最后形成第一源极/漏极区和第二源极/漏极区于栅极沟槽的侧壁上，其中第一源极/漏极区和第二源极/漏极区位于栅极的相对两侧，并且第一介电层分别位于第一源极/漏极区之间和第二源极/漏极区之间。
根据本发明的另一优选实施例，一种半导体元件，包括：有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出有源区域，第一浅沟槽隔离和第二浅沟槽隔离相交，栅极沟槽嵌入在有源区域，并且向第二方向延伸，栅极位于栅极沟槽中，其中第一U形沟道区域和第二U形沟道区域各别位于栅极的相对两侧的有源区域中。
根据本发明的另一优选实施例，一种半导体元件，包括：基底包括多条第一浅沟槽隔离沿第一方向排列和多条第二浅沟槽隔离沿第二方向排列，其中第一浅沟槽隔离和第二浅沟槽隔离相交并且定义出多个有源区域，多个晶体管，各个晶体管分别设置于等有源区域中的对应的有源区域，其中各个晶体管包括：栅极位于有源区域中，并且向第二方向延伸，第一源极/漏极区位于有源区域的上表面，并向第二方向延伸，第一U形沟道区域位于第一源极/漏极区之间，第二源极/漏极区位于有源区域的上表面，并向第二方向延伸；第二U形沟道区域位于第二源极/漏极区之间以及多条源极线向第一方向延伸，多条源极线中的源极线连接第一源极/漏极区中的第一源极和第二源极/漏极区中的第二源极。
附图说明
图1至图2为根据本发明的优选实施例绘示的单栅极双沟道晶体管的立体透视图。
图3至图10为根据本发明的优选实施例绘示的单栅极双沟道晶体管的制作方法示意图。
图11为根据本发明的优选实施例绘示的单栅极双沟道晶体管阵列的布局示意图。
图12绘示的是图11中沿AA’切线方向的单栅极双沟道晶体管阵列的侧视图。
图13绘示的是图11中沿BB’切线方向的单栅极双沟道晶体管阵列的侧视图。
图14绘示的是图11中沿CC’切线方向的单栅极双沟道晶体管阵列的侧视图。
图15至图22绘示的是源极线和周边电路栅极的制作方法示意图。
附图标记说明
10 基底 12 第一浅沟槽隔离
14、66、114、214 介电层 16 浅沟槽
20 第二浅沟槽隔离 22 有源区域
24 间隙壁 26 栅极沟槽
28、32 介电层 30 金属栅极
34 第一源极/漏极区 36 第一源极
38 第一漏极 40 第二源极
42 第二漏极区 44 第二源极/漏极区
46 第一导电层 48 第二导电层
50 单栅极双沟道晶体管 52 源极线
54 漏极接触插塞 60 第一U形沟道区域
62 第二U形沟道区域 160 第一U形鳍状结构
162 第二U形鳍状结构 202 栅极介电层
204、210、212 导电层 206 层间介电层
208 源极线接触洞 214 保护层
216 周边电路栅极 250 堆叠层
300 周边电路区 400 阵列区
具体实施方式
图1至图2为根据本发明的优选实施例绘示的单栅极双沟道晶体管的立体透视图。如图1所示，有源区域22(于图1中以虚线表示)由向第一方向延伸的第一浅沟槽隔离12(于图1中以实线表示)和向第二方向延伸的第二浅沟槽隔离20(于图1中以实线表示)定义出来，其中第一方向和第二方向相交，优选者，第一方向垂直于第二方向。单栅极双沟道晶体管50设置于该有源区域22中。图2绘示单栅极双沟道晶体管50的结构示意图，为清楚表示单栅极双沟道晶体管50的结构，第一浅沟槽隔离12和第二浅沟槽隔离20省略未绘示。如图2所示，栅极沟槽26向第二方向延伸嵌入于有源区域22中。金属栅极30向第二方向延伸并且设置于栅极沟槽26的底部，有源区域22的上部区域具有第一U形鳍状结构160和第二U形鳍状结构162，第一U形鳍状结构160之内包括第一U形沟道区域60，第二U形鳍状结构162之内包括第二U形沟道区域62，金属栅极30介于第一U形沟道区域160和第二U形沟道区162之间。第一U形鳍状结构160和第二U形鳍状结构162的外形皆近似音叉，并且相对于金属栅极30呈对称。为了使附图简单明了，在图1和图2中的单栅极双沟道晶体管50的介电层、源极/漏极区和其它元件皆于以省略，该些省略的元件将在后叙做详细的教示。
图3至图10为根据本发明的优选实施例所绘示的单栅极双沟道晶体管的制作方法示意图。为了保持附图简明，在图3至图10中仅以一个晶体管单元为例。
如图3所示，提供基底10，接着沿第一方向形成第一浅沟槽隔离12于基底10中，虽然在附图中仅绘示一条第一浅沟槽隔离12，实际在基底10有多条第一浅沟槽隔离12以重复排列于基底10中，介电层14平行于第一浅沟槽隔离12嵌入于基底10中，介电层14界于两条第一浅沟槽隔离12之间。
如图4所示，形成图案化掩模(图未示)于基底10上，然后以图案化掩模作为掩模蚀刻基底10，以形成浅沟槽16于基底10中，接着介电层填满浅沟槽16以形成第二浅沟槽隔离20，之后移除图案化掩模。此时于基底10中由第一浅沟槽隔离12和第二浅沟槽隔离20定义出有源区域22。请参阅图1，在图1中可更清楚的得知第一浅沟槽隔离12、第二浅沟槽隔离20和有源区域22的相对位置。同样地，实际在基底10有多条第二浅沟槽隔离20以重复排列于基底10中，并且第二浅沟槽隔离20的上表面高于有源区域22的上表面。
如图5所示，形成间隙壁24于高于有源区域22的上表面的第二浅沟槽隔离20的侧壁上，然后，进行自我对准蚀刻工艺以间隙壁24作为蚀刻掩模，蚀刻有源区域22，以形成向第二方向延伸的条状的栅极沟槽26于有源区域22中，向第二方向延伸的栅极沟槽26与向第一方向延伸介电层14相交，栅极沟槽26的底部低于介电层14的底部，此时，有源区域22的上部区域经由栅极沟槽26被分隔成第一U形鳍状结构160和第二U形鳍状结构162。
如图6所示，形成介电层28顺应地覆盖栅极沟槽26的侧壁和底部，根据本发明的优选实施例，介电层28可以为氧化硅、氮化硅、氮氧化硅或氧化硅-氮化硅-氧化硅，但不限于此。介电层28可以利用传统的方式例如热氧化工艺或是化学气相沉积工艺而形成。介电层28作为栅极介电层。
如图7所示，沿着第二方向形成金属栅极30于栅极沟槽26的底部，接着，移除在金属栅极30之上的介电层28，然后形成介电层32于金属栅极30、栅极沟槽26的侧壁、间隙壁24和曝露的第二浅沟槽隔离20上。
如图8所示，进行回蚀刻工艺将位于间隙壁24、第二浅沟槽隔离20的介电层32完全去除以及去除部分位于栅极沟槽26侧壁的介电层32，此时位于金属栅极30上的介电层32作为沟槽上氧化层(trench top oxide)，介电层32、28共同包覆金属栅极30，并且曝露出部分的有源区域22。
如图9所示，同时形成第一源极/漏极区34于第一U形鳍状结构160中以及形成第二源极/漏极区44于第二U形鳍状结构162中，第一源极/漏极区34和第二源极/漏极区44位于金属栅极30的两侧，而介电层14设置于第一源极/漏极区34和第二源极/漏极区44之间，第一源极/漏极区34和第二源极/漏极区44可利用离子注入、外延工艺或是其它适合的工艺而形成。第一源极/漏极区34具有第一源极36和第一漏极38，第二源极/漏极区44具有第二源极40和第二漏极区42。
接着，分别选择性地形成第一导电层46和第二导电层48于第一源极/漏极区34和第二源极/漏极区44上，更详细的说，第一导电层46形成于栅极沟槽26的侧壁和有源区域22的上表面，而第二导电层48形成于栅极沟槽26的另一侧壁和有源区域22的上表面上。然后，移除高于第一导电层46和第二导电层48的上表面的间隙壁24和第二浅沟槽隔离20，间隙壁24和第二浅沟槽隔离20可以利用化学机械抛光工艺或是其它适合的工艺来移除。此时，本发明的单栅极双沟道晶体管50业已完成。
如图10所示，形成第一层间介电层(图未示)于单栅极双沟道晶体管50上，形成接着源极线52在第一层间介电层中以电连接第一源极/漏极区34中的第一源极36和第二源极/漏极区44中的第二源极40。然后形成第二层间介电层(图未示)于第一层间介电层上，接着形成漏极接触插塞54于第一层间介电层和第二层间介电层中，以同时电连接第一源极/漏极区34中的第一漏极38和第二源极/漏极区44中的第二漏极42。漏极接触插塞54的下端同时连接第一漏极38和第二漏极42，而漏极接触插塞54的上端可以电连接电容(图未示)以形成交叉点存储器(cross-point memory cell)或其它形态的存储器。前述的选择性形成的第一导电层46和第二导电层48可在形成漏极接触插塞54时提供较大的工艺宽裕度。
图11为根据本发明的优选实施例绘示的单栅极双沟道晶体管阵列的布局示意图。图12绘示的是图11中沿AA’切线方向的单栅极双沟道晶体管阵列的侧视图。图13绘示的是图11中沿BB’切线方向的单栅极双沟道晶体管阵列的侧视图。图14绘示的是图11中沿CC’切线方向的单栅极双沟道晶体管阵列的侧视图。
如图11所示，多个单栅极双沟道晶体管50排列成阵列设于基底10上。多条第一浅沟槽隔离12和多条第二浅沟槽隔离20彼此相交，并且于基底10上定义出多个有源区域22。多条源极线52以与第一浅沟槽隔离12平行的方向设于基底10上。
如图10和图11-14所示，单栅极双沟道晶体管50包括有源区域22，有源区域22设置在基底10上，由向第一方向延伸的第一浅沟槽隔离12和向第二方向延伸的第二浅沟槽隔离20定义出来，其中第一方向和第二方向相交，优选者，第一方向垂直于第二方向，向第二方向延伸的栅极沟槽26嵌入于有源区域22中，金属栅极30向第二方向延伸并且设置于栅极沟槽26的底部，介电层66包覆金属栅极30，并且介电层66的上表面低于有源区域22的上表面，第一源极/漏极区34和第二源极/漏极区44沿着第二方向分别设置于金属栅极30相对两侧的有源区域22的上表面，详细来说第一源极/漏极区34和第二源极/漏极区44可以为位于有源区域22中的掺杂区或是位于有源区域22上的导电外延层。若是第一源极/漏极区34和第二源极/漏极区44为设于有源区域22中的掺杂区，则第一导电层46和第二导电层48可以选择性地分别覆盖在第一源极/漏极区34和第二源极/漏极区44上，仔细来说，第一导电层46的位置是在栅极沟槽26的侧壁和有源区域22的上表面，而第二导电层48则是在栅极沟槽26的另一相对侧壁和有源区域22的上表面，第一导电层46和第二导电层48优选为外延层。介电层14包括介电层114和介电层214设置在金属栅极30相对两侧的有源区域22中，介电层114介于第一源极/漏极区34之间，介电层214介于第二源极/漏极区44之间，第一源极/漏极区34和第二源极/漏极区44相对于金属栅极30呈对称设置。第一U形沟道区域60位于第一源极/漏极区34之间并且围绕介电层114，第二U形沟道区域62位于第二源极/漏极区44之间并且围绕介电层214，第二U形沟道区域62的位置可参考图1和图2，由于介电层114、214使得在第一源极/漏极区34之间流通的电流路径以及在第二源极/漏极区44之间流通的电流路径延长，并形成U形，因此可以有效地避免短沟道效应。
第一U形沟道区域60和第二U形沟道区域62相对于金属栅极30呈对称设置，此外，有源区域22具有上部区域T和下部区域L，而第一U形沟道区域60和第二U形沟道区域62设置于有源区域22的上部区域T，有源区域22的下部区域L则成为第一U形沟道区域60和第二U形沟道区域62的电荷供应库。
请参阅图10，源极线52电连接第一源极/漏极区34中的第一源极36和第二源极/漏极区44中的第二源极40，漏极接触插塞54同时电连接第一源极/漏极区34中的第一漏极38和第二源极/漏极区44中的第二漏极42，漏极接触插塞54的一端同时连接第一漏极38和第二漏极42，而漏极接触插塞54的另一端可以电连接电容(图未示)，当信号由源极线52输入，第一U形沟道区域60和第二U形沟道区域62会同时被开启，并将信号经由漏极接触插塞54传送置电容。
根据本发明的另一优选实施例，前述的在阵列区域的源极线52和在周边电路区域的周边电路栅极，可利用相同工艺同时形成。下列图15至图22绘示源极线和周边电路栅极的制作方法示意图，其中具有相同功能的元件将使用相同的标号。图15绘示单栅极双沟道晶体管阵列及周边电路区的布局示意图，图15阵列之中的各个单栅极双沟道晶体管皆具有图9所示的结构。图16绘示图15中沿DD’切线方向的单栅极双沟道晶体管阵列的侧视图。图17至图22中的工艺为接续图9之后的步骤。
请参阅图15至图16，周边电路区300和阵列区400设置于基底10上，多条周边电路设置于周边电路区300，而单栅极双沟道晶体管50则以阵列方式排列于阵列区400，各个单栅极双沟道晶体管50已完成了图9的步骤。多条第一浅沟槽隔离12和多条第二浅沟槽隔离20设置于基底10上并且彼此相交而在基底10上定义出多个有源区域22，各个单栅极双沟道晶体管50则各别位于其所对应的有源区域22，制作出上述双沟道晶体管50结构的方法已在本发明的图1至图9中详细介绍，在此不再赘述。
如图17所示，形成栅极介电层202于周边电路区300和阵列区400，栅极介电层202可以覆盖间隙壁24和第一导电层46，然后，形成导电层204于周边电路区300和阵列区400中的栅极介电层202上，导电层204优选为掺有掺杂的多晶硅。
如图18所示，移除在阵列区400中的导电层204，其移除方式举例如下：首先，形成图案化光致抗蚀剂(图未示)遮蔽周边电路区300并且曝露出阵列区400，然后利用干式蚀刻去除阵列区400上的导电层204，之后再移除周边电路区300上的图案化光致抗蚀剂，曝露出周边电路区300中的导电层204。
如图19所示，层间介电层206全面性地形成于周边电路区300内的导电层204上和阵列区400内的栅极介电层202上，层间介电层206可以为利用沉积方式或是其它方式形成的氧化硅。
如图20所示，移除位于周边电路区300内的层间介电层206，其移除方式举例如下：首先，形成图案化光致抗蚀剂(图未示)遮蔽阵列区400并且曝露出周边电路区300，然后利用干式蚀刻去周边电路区300上的层间介电层206，之后再移除阵列区400内的图案化光致抗蚀剂，以曝露出阵列区400内的层间介电层206。接着，形成多个源极线接触洞208于阵列区400内的栅极介电层202和层间介电层206中，间隙壁24和部分的第一导电层46经由源极线接触洞208曝露出来。
然后，形成导电层210于阵列区400和周边电路区300内，导电层210填满各个源极线接触洞208并且覆盖阵列区400内的层间介电层206，导电层210优选为含有掺质的多晶硅层。请参阅图9，导电层210同时与第一源极/漏极区34中的第一源极36和第二源极/漏极区44中的第二源极40电连接。
如图21所示，依序形成导电层212和保护层214在导电层210上，导电层212可以为金属而保护层214可以为氮化硅。如图22所示，此时，多层材料层，如导电层210、212和保护层214，皆共同覆盖于周边电路区300和阵列区400中，前述三层材料层在后续文中共同称的为堆叠层250，接着图案化堆叠层250、导电层204以及栅极介电层202以形成至少一周边电路栅极216于周边电路区300内和多条源极线52于阵列区400内。源极线52平行于第一浅沟槽隔离12，在本优选实施例中源极线52的位置和图11中的源极线52位置相同，请参阅图11以了解源极线52和其它元件的相对位置，如图11所示，源极线52电连接第一源极/漏极区34中的第一源极36和第二源极/漏极区44中的第二源极40。周边电路栅极216和源极线52具有至少一相同的材料层，例如堆叠层250中的导电层210、212或保护层214。
本发明的单栅极双沟道晶体管系利用一个栅极同时控制两个U形沟道的开启和关闭，此外，由于栅极沟槽是利用自我对准工艺来形成，因此可以缩小第一U形鳍状结构和第二U形鳍状结构的厚度，使得位于栅极沟槽中的栅极可以有适当的厚度。另外，较薄的第一U形鳍状结构和第二U形鳍状结构也同时和栅极以及栅极介电层共同组成薄体硅覆绝缘晶体管(thinbody SOI transistor)，可提高单栅极双沟道晶体管的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (28)
1.一种具有双沟道晶体管的半导体元件，包括：
有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出该有源区域，该第一浅沟槽隔离和该第二浅沟槽隔离相交；
栅极沟槽，嵌入在该有源区域，并且向该第二方向延伸；
栅极，位于该栅极沟槽中，并且向该第二方向延伸；
第一介电层，位于该栅极沟槽中并且包覆该栅极；
第一源极/漏极区，位于该有源区域的上表面，并向该第二方向延伸；
第二介电层，嵌入于该有源区域并且位于该第一源极/漏极区之间；
第一U形沟道区域，位于该第一源极/漏极区之间并且围绕该第二介电层；
第二源极/漏极区，位于该有源区域的上表面，并向该第二方向延伸；
第三介电层，嵌入于该有源区域并且位于该第二源极/漏极区之间；以及
第二U形沟道区域，位于该第二源极/漏极区之间并且围绕该第三介电层。
2.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第一源极/漏极区和该第二源极/漏极区位于该有源区域相对的两个边缘。
3.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第一源极/漏极区和该第二源极/漏极区位于该栅极的相对的两侧。
4.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第一源极/漏极区位于该有源区域中。
5.如权利要求4所述的具有双沟道晶体管的半导体元件，其中在该第一源极/漏极区上设置有第一导电层。
6.如权利要求5所述的具有双沟道晶体管的半导体元件，其中该第一导电层亦位于该栅极沟槽中并且位于该第一介电层上。
7.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第二源极/漏极区位于该有源区域中。
8.如权利要求7所述的具有双沟道晶体管的半导体元件，其中在该第二源极/漏极区上设置有第二导电层。
9.如权利要求8所述的具有双沟道晶体管的半导体元件，其中该第二导电层亦位于该栅极沟槽中并且位于该第一介电层上。
10.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第一源极/漏极区和该第二源极/漏极区相对于该栅极呈对称设置。
11.如权利要求1所述的具有双沟道晶体管的半导体元件，还包括源极线，该源极线连接该第一源极/漏极区中的第一源极和该第二源极/漏极区中的第二源极。
12.如权利要求1所述的具有双沟道晶体管的半导体元件，还包括漏极接触插塞，该漏极接触插塞连接该第一源极/漏极区中的第一漏极和该第二源极/漏极区中的第二漏极。
13.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该第一介电层的上表面低于该有源区域的上表面。
14.如权利要求1所述的具有双沟道晶体管的半导体元件，其中该有源区域划分为上部区域和下部区域，该第一U形沟道区域和该第二U形沟道区域皆位于该上部区域，而该下部区域为该第一U形沟道区域和该第二U形沟道区域的电荷供应库。
15.如权利要求1所述的具有双沟道晶体管的半导体元件，还包括周边电路区，该周边电路区包括至少一周边电路栅极，该周边电路栅极包括至少一材料层。
16.如权利要求15所述的具有双沟道晶体管的半导体元件，还包括源极线，该源极线连接该第一源极/漏极区中的第一源极和该第二源极/漏极区中的第二源极，其中该源极线包括该材料层。
17.一种制作半导体元件的方法，包括：
提供有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出该有源区域，该第一浅沟槽隔离和该第二浅沟槽隔离相交，以及第一介电层沿着该第一方向埋入于该有源区域；
形成栅极沟槽嵌入在该有源区域中，该栅极沟槽沿该第二方向延伸并且截断该第一介电层；
形成第二介电层于该栅极沟槽的表面；
形成栅极于该栅极沟槽中，其中该栅极向该第二方延伸；
形成第三介电层于该栅极上；以及
形成第一源极/漏极区和第二源极/漏极区于该栅极沟槽的侧壁上，其中该第一源极/漏极区和该第二源极/漏极区位于该栅极的相对两侧，并且该第一介电层分别位于该第一源极/漏极区之间和该第二源极/漏极区之间。
18.如权利要求17所述的制作半导体元件的方法，其中该第一浅沟槽隔离、该第二浅沟槽隔离和该第一介电层的形成方法包括：
提供基底；
形成该第一浅沟槽隔离于该基底中；
形成该第一介电层于该基底中，该第一介电层与该第一浅沟槽隔离平行；
形成图案化掩模于该基底上；
图案化该基底以形成浅沟槽与该第一浅沟槽隔离垂直；
形成第四介电层填满该浅沟槽以形成该第二浅沟槽隔离，其中该第一浅沟槽隔离和该第二浅沟槽隔离于该基底上定义出该有源区域；以及
去除该图案化掩模并且曝露出部分的该第四介电层。
19.如权利要求18所述的制作半导体元件的方法，其中该栅极沟槽的形成方法包括：
形成间隙壁于曝露出的该第二浅沟槽隔离的侧壁上；以及
以该间隙壁为掩模蚀刻该有源区域，以形成该栅极沟槽。
20.如权利要求18所述的制作半导体元件的方法，其中在该第一源极/漏极区和该第二源极/漏极区形成之后，平坦化该第二浅沟槽隔离和该间隙壁，使该第二浅沟槽隔离和该间隙壁的上表面和该第一源极/漏极区和该第二源极/漏极区的上表面切齐。
21.如权利要求20所述的制作半导体元件的方法，其中该第一源极/漏极区包括第一导电层设于栅极沟槽的侧壁和该有源区域的上表面。
22.如权利要求20所述的制作半导体元件的方法，其中该第二源极/漏极区包括第二导电层设于栅极沟槽的侧壁和该有源区域的上表面。
23.如权利要求20所述的制作半导体元件的方法，还包括：
形成源极线连接该第一源极/漏极区中的第一源极和该第二源极/漏极区中的第二源极；以及
形成漏极接触插塞连接该第一源极/漏极区中的第一漏极和该第二源极/漏极区中的第二漏极。
24.如权利要求17所述的制作半导体元件的方法，其中在该第一源极/漏极区和该第二源极/漏极区形成之后，还包括：
形成堆叠层于周边电路区上、该第一源极和该第二源极上；以及
图案化该堆叠层以形成至少一周边电路栅极于该周边电路区以及形成一源极线连接该第一源极/漏极区中的第一源极和该第二源极/漏极区中的第二源极。
25.一种半导体元件，包括：
有源区域，其中向第一方向延伸的第一浅沟槽隔离和向第二方向延伸的第二浅沟槽隔离定义出该有源区域，该第一浅沟槽隔离和该第二浅沟槽隔离相交；
栅极沟槽，嵌入在该有源区域，并且向该第二方向延伸；
栅极，位于该栅极沟槽中；
第一U形沟道区域，位于该有源区域中；以及
第二U形沟道区域，位于该有源区域中，其中该第一U形沟道区域和该第二U形沟道区域各别位于该栅极的相对两侧的该有源区域中。
26.一种半导体元件，包括：
基底，包括多条第一浅沟槽隔离沿第一方向排列和多条第二浅沟槽隔离沿第二方向排列，其中这些第一浅沟槽隔离和这些第二浅沟槽隔离相交并且定义出多个有源区域；
多个晶体管，各个晶体管分别设置于这些有源区域中的对应的有源区域，其中各个晶体管包括：
栅极，位于该有源区域中，并且向该第二方向延伸；
第一源极/漏极区，位于该有源区域的上表面，并向该第二方向延伸；
第一U形沟道区域，位于该第一源极/漏极区之间；
第二源极/漏极区，位于该有源区域的上表面，并向该第二方向延伸；
第二U形沟道区域，位于该第二源极/漏极区之间；以及
多条源极线，向第一方向延伸，这些源极线的其中之一源极线连接该第一源极/漏极区中的第一源极和该第二源极/漏极区中的第二源极。
27.如权利要求26所述的半导体元件，还包括周边电路，该周边电路设于该基底的周边电路区，其中该周边电路包括至少一周边电路栅极包括至少一材料层。
28.如权利要求27所述的半导体元件，其中该源极线包括该材料层。
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