CN116344624A - 一种soi mos器件及其制备方法 - Google Patents

Abstract

本发明提供一种SOI MOS器件及其制备方法，所述SOI MOS器件包括：基底、偏置电极结构、栅极结构、源区、漏区、栅极金属层、源极金属层及漏极金属层，其中基底包括衬底、埋氧层、有源层、空腔及设置于空腔顶部的空腔口；偏置电极结构包括覆盖空腔内壁的介电层、填充所述的导电层及与所述导电层电连接的偏置电极，介电层包裹导电层；栅极结构包括栅极及栅介质层；源区及漏区分别位于栅极结构的两侧的有源层中；栅极金属层、源极金属层及漏极金属层分别与栅极、源区、漏区电连接。本发明的SOI MOS器件及其制备方法通过偏置电极结构的设置减小了SOI MOS器件的寄生电容，减少了漏电流，提高了器件的性能。

Description

一种SOI MOS器件及其制备方法

技术领域

本发明涉及半导体器件领域，特别是涉及一种SOI MOS器件及其制备方法。

背景技术

全耗尽绝缘体上硅(FDSOI)普遍采用了背栅偏压调节器件阈值电压的技术，如图1所示，为FDSOI的结构示意图，包括衬底01、埋氧层02及有源层03，施加偏压后可灵活调整器件的工作状态，使其满足低功耗/高性能等不同场景下的应用需求。但由于FDSOI的氧化埋层(BOX)层较薄，一般在20nm左右，氧化层在高温键合工艺中的可塑性降低，含有超薄层BOX的绝缘体上硅(SOI)衬底对衬底的制备工艺造成了较大挑战，衬底的成本也较高。另外，由于背栅偏压必须由P型阱(Pwell)、N型阱(Nwell)等结构施加到器件上，Pwell、Nwell等结构与硅衬底之间存在着较大的寄生电容、漏电流等，且Pwell、Nwell之间还容易形成较大互扰，使背栅偏压不稳定，器件工作状态也不稳定。如图2及图3所示，分别为SOI金属氧化物半导体场效应晶体管(MOS)器件的结构示意图及反型阱的SOI MOS器件的结构示意图，包括衬底01、埋氧层02、有源层03、N well 011、P well 012、P型掺杂区031、N型掺杂区032、栅极04、栅介质层05、隔离结构06、沟道07及侧墙08，目前虽然FDSOI的埋氧层已经可以减薄至10～25nm，但其相对来说仍是一个比较厚的背栅栅介质，不利于背栅极的调控，且由于工艺的限制，采用现有的FDSOI衬底制备工艺，很难再把埋氧层再进一步减薄，继而限制了背栅极的调控能力。

因此，急需寻找一种栅极结构控制能力强、减小器件的寄生电容与漏电流的SOIMOS器件。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI MOS器件及其制备方法，用于解决现有技术中SOI MOS器件中的栅极结构的控制能力差、寄生电容与漏电流大且不同器件之间干扰严重的问题。

为实现上述目的及其他相关目的，本发明提供一种SOI MOS器件，包括：

基底，包括依次堆叠的衬底、埋氧层、有源层及空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，所述空腔的顶部设有至少一个与外部连通的空腔口；

偏置电极结构，包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；

栅极结构，包括依次堆叠的栅极及栅介质层，所述栅极结构位于所述空腔的上方，且所述栅极结构与所述空腔口之间间隔预设距离；

源区及漏区，分别位于所述栅极结构沿X方向的两侧的所述有源层中；

栅极金属层、源极金属层及漏极金属层，所述栅极金属层与所述栅极电连接，所述源极金属层与所述源区电连接，所述漏极金属层与所述漏区电连接。

可选地，所述偏置电极结构及所述栅极结构之间的所述有源层中设置有掺杂区，所述掺杂区的掺杂类型与所述有源层的掺杂类型相同或相反。

可选地，所述掺杂区的掺杂类型与所述有源层的掺杂类型相反，所述SOI MOS器件中设置有与所述掺杂区电连接的体接触电极。

可选地，所述栅极结构与所述偏置电极结构之间的间隙中还设有贯穿所述栅介质层及所述有源层的沟槽。

可选地，所述偏置电极结构中设置有覆盖突出于所述有源层上表面的所述导电层的侧壁的隔离层。

可选地，所述基底中还设有至少一个空腔延伸部，所述空腔延伸部与所述空腔连通。

可选地，所述栅极为金属电极，所述栅介质层为高K介电层。

本发明还提供一种SOI MOS器件的制备方法，其特征在于，包括以下步骤：

提供一基底，所述基底包括依次堆叠的衬底、埋氧层、有源层及空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，并于所述空腔的顶部形成至少两一个与外界连通的空腔口；

于所述空腔中形成偏置电极结构，所述偏置电极结构包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；

于所述空腔的上方形成栅极结构，所述栅极结构包括依次堆叠的栅极及栅介质层，且所述栅极结构与所述空腔口之间间隔预设距离；

于所述栅极结构沿X方向的两侧的所述有源层中形成源区及漏区；

形成与所述栅极电连接的栅极金属层，形成与所述源区电连接的源极金属层，形成与所述漏区表面电连接的漏极金属层，以得到SOI MOS器件。

可选地，形成所述介电层之后，形成所述导电层之前，还包括于所述空腔上方的所述空腔口边缘的所述有源层中形成掺杂区的步骤，所述掺杂区的掺杂类型与所述有源层的掺杂类型相反。

可选地，所述掺杂区的掺杂类型与所述有源层的掺杂类型相反，形成所述源极金属层的同时还包括形成与所述掺杂区电连接的体接触电极的步骤。

可选地，形成所述栅极结构之后，形成所述源极金属层之前，还包括于所述栅极结构与所述偏置电极结构之间的间隙中形成贯穿所述栅介质层及所述有源层的沟槽的步骤。

可选地，所述基底中还设有与所述空腔连通的空腔延伸部。

如上所述，本发明的SOI MOS器件及其制备方法，具有以下有益效果：本发明的SOIMOS器件通过于所述基底中设置所述空腔及填充所述空腔的所述偏置电极结构，使所述栅极结构控制的所述有源层区域中的导电沟道区域减小，增强了所述栅极结构的调控能力，减小了器件的漏电流，提高了器件的性能，并减小了器件的寄生电容；通过所述偏置电极结构与所述栅极结构的配合工作，可以减弱所述衬底对器件的影响，继而减弱了不同器件之间的互扰；通过于所述偏置电极结构施加不同电压，实现了对所述SOI MOS器件的阈值电压的动态调节；通过于所述有源层中设置与所述有源层掺杂类型相反的所述掺杂区，使所述掺杂区与所述有源层中形成PN结，进一步减小了所述栅极的控制范围，增大了所述栅极的调控能力，减小了漏电流，且通过于所述SOI MOS器件中设置与所述掺杂区电连接的所述体接触电极，可以进一步减小所述栅极结构控制区域的面积，继而减小器件的漏电流；通过于所述栅极结构及所述偏置电极结构之间的间隙中形成贯穿所述栅介质层及所述有源层的沟槽，使位于所述栅极结构下方的所述有源层中的导电沟道区域与所述沟槽和所述偏置电极结构之间的所述有源层区域隔离开来，进一步减少了所述栅极结构的控制范围，减小了器件的漏电流；通过于所述基底中设置空腔延伸部，并设置与所述空腔延伸部中的所述导电层电连接的所述偏置电极，使所述导电层中的电场分布更均匀，进一步减小了器件的寄生电容，具有高度产业利用价值。

附图说明

图1显示为FDSOI的结构示意图。

图2显示为SOI MOS器件的结构示意图。

图3显示为反型阱的SOI MOS器件的结构示意图。

图4显示为本发明的SOI MOS器件沿X方向的截面示意图。

图5显示为本发明的SOI MOS器件沿Y方向的截面示意图。

图6显示为本发明的SOI MOS器件的俯视图。

图7显示为本发明的SOI MOS器件的基底的一种结构示意图。

图8显示为本发明的SOI MOS器件的基底的另一种结构示意图。

图9显示为本发明的SOI MOS器件的基底的第三种结构示意图。

图10显示为本发明的SOI MOS器件的基底的第四种结构示意图。

图11显示为本发明的SOI MOS器件的基底的第五种结构示意图。

图12显示为本发明的SOI MOS器件的基底的第六种结构示意图。

图13显示为本发明的SOI MOS器件的基底的第七种结构示意图。

图14显示为本发明的SOI MOS器件的基底的第八种结构示意图。

图15显示为本发明的SOI MOS器件的基底的第九种结构示意图。

图16显示为本发明的SOI MOS器件的基底的第十种结构示意图。

图17显示为本发明的SOI MOS器件的制备方法的工艺流程图。

图18显示为本发明的SOI MOS器件的第四种结构的基底的俯视图。

图19显示为本发明的SOI MOS器件的第四种结构的基底沿X方向的截面示意图。

图20显示为本发明的SOI MOS器件的第四种结构的基底沿Y方向的截面示意图。

图21显示为本发明的SOI MOS器件的形成空腔开口后的基底沿Y方向的截面示意图。

图22显示为本发明的SOI MOS器件的形成空腔开口后的基底的俯视图。

图23显示为本发明的SOI MOS器件的形成偏置电极结构及栅极结构后的沿X方向的截面示意图。

图24显示为本发明的SOI MOS器件的形成偏置电极结构及栅极结构后的沿Y方向的截面示意图。

图25显示为本发明的SOI MOS器件的形成偏置电极结构及栅极结构后的俯视图。

图26显示为本发明的SOI MOS器件中设置掺杂区的沿X方向的截面示意图。

图27显示为本发明的SOI MOS器件的形成掺杂区后的俯视图。

图28显示为本发明的SOI MOS器件的形成掺杂区后的沿Y方向的截面示意图。

图29显示为本发明的SOI MOS器件中设置沟槽的沿Y方向的截面示意图。

图30显示为本发明的SOI MOS器件的设置有空腔延伸部的基底的俯视图。

图31显示为本发明的SOI MOS器件的于设置有空腔延伸部的基底中形成空腔口后的俯视图。

图32显示为本发明的SOI MOS器件中设置体接触电极的俯视图。

图33显示为本发明的SOI MOS器件的设置有体接触电极部分的沿X方向的截面示意图。

图34显示为本发明的SOI MOS器件中设置有体接触电极的SEM图。

图35显示为图34中的虚线框部分的放大图。

元件标号说明

01衬底，02埋氧层，03有源层，011N well，012P well，031P型掺杂区，032N型掺杂区，04栅极，05栅介质层，06隔离结构，07沟道，08侧墙，1基底，11衬底，12埋氧层，13有源层，14空腔，15空腔口，16掺杂区，2偏置电极结构，21介电层，22导电层，23偏置电极，24隔离层，3栅极结构，31栅极，32栅介质层，33侧墙，4源区，5漏区，61栅源极金属层，62源极金属层，63漏极金属层，7沟槽，8空腔延伸部，9体接触电极。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图1至图35。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

本实施例提供一种SOI MOS器件，如图4-6所示，分别为所述SOI MOS器件沿X方向的截面示意图、沿Y方向的截面示意图以及俯视图(X方向与Y方向相互垂直)，所述SOI MOS器件包括：基底1、偏置电极结构2、栅极结构3、源区4、漏区5、栅极金属层61、源极金属层62及漏极金属层63，其中，所述基底1包括依次堆叠的衬底11、埋氧层12、有源层13及位于所述有源层13下方的空腔14，所述空腔14嵌于所述基底1中且所述空腔14的顶部与所述有源层13的上表面间隔预设距离，所述空腔14的顶部设有至少一个与外界连通的空腔口15；所述偏置电极结构2包括覆盖所述空腔14内壁的介电层21、填充所述空腔14的导电层22及与所述导电层22电连接的偏置电极23，所述介电层21包裹所述导电层22；所述栅极结构3包括依次堆叠的栅极31及栅介质层32，所述栅极结构3位于所述空腔14的上方，且所述栅极结构3与所述空腔口15之间间隔预设距离；所述源区4及所述漏区5分别位于所述栅极结构3沿X方向的两侧的所述有源层13中；所述栅极金属层61、所述源极金属层62及所述漏极金属层63，所述栅极金属层61与所述栅极31电连接，所述源极金属层62与所述源区4电连接，所述漏极金属层63与所述漏区5电连接。

具体的，所述衬底11的材质包括硅、碳硅及锗硅或者其他适合的材质。

具体的，在满足器件的性能的情况下，所述衬底11的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，所述衬底11的掺杂类型包括P型掺杂、N型掺杂中的至少一种。

具体的，所述埋氧层12的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足器件的性能的情况下，所述埋氧层12的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，所述有源层13的材质包括硅、碳硅及锗硅或者其他适合的半导体材料。

具体的，在满足器件的性能的情况下，所述有源层13的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，如图7-16所示，分别为所述基底1的一种结构示意图、所述基底1的另一种结构示意图、所述基底1的第三种结构示意图、所述基底1的第四种结构示意图、所述基底1的第五种结构示意图、所述基底的第六种结构示意图、所述基底1的第七种结构示意图、所述基底1的第八种结构示意图、所述基底1的第九种结构示意图以及所述基底1的第十种结构示意图，在满足所述SOI MOS器件的性能的情况下，所述空腔14的位置可根据实际情况进行选择，在此不做限制。例如，可以是所述空腔14的上表面位于所述有源层13中，所述空腔14的下表面与所述有源层13的下表面重合(参考图7)；也可以是所述空腔14的上表面位于所述有源层13中，所述空腔14的下表面位于所述埋氧层12中(参考图8)；也可以是所述空腔14的上表面位于所述有源层13中，所述空腔14的下表面与所述埋氧层12的下表面重合(参考图9)；也可以是所述空腔14的上表面与所述有源层13的下表面重合，所述空腔14的下表面位于所述埋氧层12中(参考图10)；也可以是所述空腔14的上表面与所述有源层13的下表面重合，所述空腔14的下表面与所述埋氧层12的下表面重合(参考图11)；也可以是所述空腔14的上表面与所述有源层13的下表面重合，所述空腔14的下表面位于所述衬底11中(参考图12)；也可以是所述空腔14的上表面及下表面都位于所述埋氧层12中(参考图13)；也可以是所述空腔14的上表面位于所述埋氧层12中，所述空腔14的下表面位于所述衬底11中(参考图14)；也可以是所述空腔14的上表面位于所述埋氧层12中，所述空腔14的下表面与所述埋氧层12的下表面重合(参考图15)；也可以是所述空腔14的上表面与所述埋氧层12的下表面重合，所述空腔14的下表面位于所述衬底11中(参考图16)。

在满足所述SOI MOS器件的性能的情况下，所述空腔14的顶部与所述有源层13的上表面间隔的距离可根据实际情况进行选择，在此不做限制具体的，在满足所述SOI MOS器件的性能的情况下，所述空腔14的个数、尺寸及截面形状可根据实际情况进行选择，在此不做限制。

具体的，所述偏置电极结构2覆盖所述栅极31控制的所述有源层13区域中的导电沟道区域沿Y方向的侧壁及底面。

具体的，在满足所述SOI MOS器件的性能的情况下，所述空腔口15的尺寸及截面形状可根据实际情况进行选择，在此不做限制。

具体的，所述导电层22的材质包括多晶硅或者其他适合的导电材料。

具体的，在满足所述SOI MOS器件的耐压性能的情况下，所述介电层21的厚度可根据实际情况进行选择，在此不做限制。

具体的，在满足所述SOI MOS器件的性能的情况下，所述偏置电极23的材质包括钛、氮化钛、银、金、铜、钨、铂及铝中的一种，也可以是其他适合的导电材料。

具体的，所述导电层22的功函数与构成所述导电层22的材料的自身特性相关，通过调节其生长材料及掺杂离子类型可对所述导电层22的功函数进行调节。

作为示例，所述偏置电极结构2中设置有覆盖突出于所述有源层13上表面的所述导电层22的侧壁的隔离层24，以实现电极之间的电绝缘。

具体的，在满足所述SOI MOS器件的性能的情况下，所述隔离层24的形状、尺寸及厚度可根据实际情况进行选择，在此不做限制。这里的隔离层的厚度是指所述隔离层24远离所述导电层22的侧壁与所述导电层22的侧壁之间的距离。

具体的，所述隔离层24的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，所述栅极31的材质包括多晶硅或者其他适合的半导体材料。

具体的，所述栅介质层32的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，在满足所述SOI MOS器件的性能的情况下，所述栅极31的尺寸可根据实际情况进行选择，在此不做限制；所述栅介质层32的厚度可根据实际情况进行选择，在此不做限制。

具体的，所述栅极结构3中还包括覆盖所述栅极31侧壁的侧墙33。

具体的，所述侧墙33的材质包括氧化硅、氮化硅或者其他适合的材料。

具体的，在满足器件的性能的情况下，所述侧墙33的形状、尺寸可根据实际情况进行选择，在此不做限制。

具体的，在满足所述SOI MOS器件性能的情况下，所述栅极结构3的侧壁与所述偏置电极结构2的侧壁之间的距离可以根据实际情况进行选择，这里不再限制。这里的所述偏置电极结构2的侧壁指的是所述导电层22突出于所述有源层13上表面的部分的侧面。

具体的，所述侧墙33的设置可保证所述栅极结构3与所述偏置电极结构2之间的绝缘性，保证所述SOI MOS器件的耐压性能。

具体的，在满足器件性能及所述源区4能够与所述源极金属层62形成欧姆接触的情况下，所述源区4的掺杂离子浓度及尺寸可根据实际情况进行选择，在此不做限制。

具体的，在满足器件性能及所述漏区5能够与所述漏极金属层63形成欧姆接触的情况下，所述漏区5的掺杂离子浓度及尺寸可根据实际情况进行选择，在此不做限制。

具体的，所述源区4的掺杂类型与所述漏区5及所述有源层13的掺杂类型相同。

具体的，所述栅极金属层61的材质包括钛、氮化钛、银、金、铜、钨、铂及铝或者其他适合的导电材料；所述源极金属层62的材质包括钛、氮化钛、银、金、铜、钨、铂及铝或者其他适合的导电材料；所述漏极金属层63的材质包括钛、氮化钛、银、金、铜、钨、铂及铝或者其他适合的导电材料。

具体的，通过所述空腔14及填充所述空腔14的独立的所述偏置电极结构2的设置，降低了所述SOI MOS器件的寄生电容，且通过于所述偏置电极结构2施加不同电压，可以实现对所述SOI MOS器件的阈值电压的动态调节。

具体的，所述偏置电极结构2减少了所述栅极结构3所控制的所述有源层13区域的在Y方向尺寸，增强了所述栅极结构3的控制能力，减小了漏电流，提升了所述SOI MOS器件的性能，另外，所述栅极结构3与所述偏置电极结构2相互配合控制所述SOI MOS器件进行工作，削弱了所述衬底11对器件的影响，减弱了不同器件之间的互扰。

本实施例的SOI MOS器件通过利用具有所述空腔14的SOI作为所述基底1，于所述空腔1中填充所述偏置电极结构2，且所述偏置电极结构2与所述基底1之间通过所述介电层21与所述基底1隔离开来，减小了所述SOI MOS器件的寄生电容，且由于所述空腔口15的设置，减小了所述栅极结构3控制的所述有源层13中的导电沟道区域面积，增强了所述栅极结构3的控制能力，减小了漏电流，提高了所述SOI MOS器件的性能；另外，所述栅极结构3与所述偏置电极结构2相互配合工作，削弱了所述衬底11对器件的影响，减弱了不同器件之间的互扰，且通过于所述偏置电极结构2施加不同电压，可以实现对所述SOI MOS器件的阈值电压的动态调节。

实施例二

本实施例提供一种SOI MOS器件的制备方法，如图17所示，为SOI MOS器件的制备方法的工艺流程图，包括以下步骤：

S1：提供一基底，所述基底包括依次堆叠的衬底、埋氧层、有源层及位于所述有源层下方的空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，并于所述空腔的顶部形成至少一个与外界连通的空腔口；

S2：于所述空腔中形成偏置电极结构，所述偏置电极结构包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；

S3：于所述空腔的上方形成栅极结构，所述栅极结构包括依次堆叠的栅极及栅介质层，所述栅极结构与所述空腔口之间间隔预设距离；

S4：于所述栅极结构沿X方向的两侧的所述有源层中形成源区及漏区；

S5：形成与所述栅极结构电连接的栅极金属层、形成与所述源区电连接的源极金属层、形成与所述漏区表面电连接的漏极金属层，以得到SOI MOS器件。

具体的，请参阅图18-22，执行所述步骤S1，提供一基底1，所述基底1包括依次堆叠的衬底11、埋氧层12、有源层13及位于所属有源层13下方的空腔14，所述空腔14嵌于所述基底中且所述空腔14的顶部与所述有源层13的上表面间隔预设距离，并于所述空腔14的顶部形成至少一个与外界连通的空腔口15。

具体的，如图18-20所示，分别为第四种结构的所述基底1的俯视图、第四种结构的所述基底1沿X方向的截面示意图以及第四种结构的所述基底1沿Y方向的截面示意图(其中图18中的虚线框代表所述空腔14)，在满足所述SOI MOS器件的性能的情况下，形成所述空腔14的个数、尺寸及截面形状可根据实际情况进行选择，在此不做限制。

具体的，形成所述空腔口15之前，还包括对所述有源层13中进行预掺杂的步骤，以调节所述SOI MOS器件的阈值电压。

具体的，对所述有源层13中进行预掺杂的方法包括离子注入或者其他适合的方法。

具体的，在满足所述SOI MOS器件的性能的情况下，于所述有源层13中进行预掺杂的离子注入的剂量及能量可根据实际情况进行选择，在此不做限制。

具体的，如图21-22所示，分别形成所述空腔口15后的所述基底1沿Y方向的截面示意图及形成所述空腔口15后的所述基底1的俯视图(其中图22中的虚线框代表所述空腔14)，形成所述空腔口15包括以下步骤：形成覆盖所述有源层13上表面的第一光刻胶层；图案化所述第一光刻胶层并基于图案化的所述第一光刻胶层对所述有源层13进行刻蚀，以显露出所述空腔14，从而于所述空腔14的顶部形成所述空腔口15。

具体的，形成所述第一光刻胶层和图案化所述第一光刻胶层的方法为常用的光刻胶形成及显影方法，这里不再赘述。

具体的，执行所述步骤S2-S3，如图23-25所示，分别为形成所述偏置电极结构2及所述栅极结构3后的沿X方向的截面示意图、形成所述偏置电极结构2及所述栅极结构3后的沿Y方向的截面示意图及形成所述偏置电极结构2及所述栅极结构3后的俯视图，于所述空腔14中形成偏置电极结构2，所述偏置电极结构2包括覆盖所述空腔14内壁的介电层21、填充所述空腔14的导电层22及与所述导电层22电连接的偏置电极23，所述介电层21包裹所述导电层22；于所述空腔14的上方形成栅极结构3，所述栅极结构3包括依次堆叠的栅极31栅介质层32，且所述栅极结构3与所述空腔口15之间间隔预设距离。

具体的，所述介电层21的形成方法包括热氧化法或者其他适合的方法；形成所述导电层22的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；形成所述偏置电极23的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成所述导电层22之后，形成所述源极金属层62之前，还包括于所述偏置电极结构2中形成覆盖突出于所述空腔14的所述导电层22的侧壁的隔离层24的步骤。

具体的，所述隔离层24的形成方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，所述栅极结构3中还包括覆盖所述栅极31侧壁的所述侧墙33。

具体的，形成所述栅极结构3包括以下步骤：形成覆盖所述基底1的上表面的栅介质材料层，并于所述栅介质材料层的上表面形成栅极材料层；于所述栅极材料层的上表面形成图案化的第二光刻胶层，基于图案化的所述第二光刻胶层刻蚀所述栅极材料层以得到所述栅极31及所述栅介质层32；形成覆盖所述栅极31及所述栅介质层32显露表面的侧墙材料层，并刻蚀所述侧墙材料层以得到所述侧墙33。

具体的，形成所述栅介质材料层的方法包括热氧化、化学气相沉积、物理气相沉积或者其他适合的方法；形成所述栅极材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成所述第二光刻胶层和图案化所述第二光刻胶层的方法为常用的光刻胶形成及显影方法，这里不再赘述。

具体的，形成所述栅极31的方法包括干法刻蚀、湿法刻蚀或者其他适合的刻蚀方法；形成所述栅介质层32的方法包括干法刻蚀、湿法刻蚀或者其他适合的刻蚀方法。

具体的，形成所述侧墙材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成所述侧墙33的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，在保证器件性能的情况下，所述栅极31与所述导电层22可以同步形成；所述介电层21与所述栅介质层32可以同步形成。

具体的，执行所述步骤S4，于所述栅极结构3沿X方向的两侧的所述有源层13中形成源区4及漏区5。

具体的，形成所述源区4的方法包括离子注入法或者其他适合的方法；形成所述漏区5的方法包括离子注入法或者其他适合的方法。

具体的，执行所述步骤S5，形成与所述栅极结构3电连接的栅极金属层61，形成与所述源区4电连接的源极金属层62，形成与所述漏区5表面电连接的漏极金属层63，以得到SOI MOS器件。

具体的，形成所述栅极金属层61的方法包括溅射法、化学气相沉积、物理气相沉积或者其他适合的方法；形成所述源极金属层62的方法包括溅射法、化学气相沉积、物理气相沉积或者其他适合的方法；形成所述漏极金属层63的方法包括溅射法、化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，通过形成所述偏置电极结构2，减小了所述SOI MOS器件的寄生电容，且所述空腔口15的设置减小了所述栅极结构3对所述有源层13中导电沟道区域的控制范围，增大了所述栅极结构3的控制能力，减小了漏电流，提高了器件性能。

本实施例的SOI MOS器件通过形成所述偏置电极结构2，所述偏置电极结构2与所述基底1隔离开来，从而减小了所述SOI MOS器件的寄生电容，且通过形成所述空腔口15减小了所述栅极结构3对所述有源层13中导电沟道区域的控制范围，增大了所述栅极结构3的控制能力，减小了漏电流，提高了所述SOI MOS器件的性能。

实施例三

本实施例提供另一种SOI MOS器件，如图26所示，为所述SOI MOS器件中设置所述掺杂区16的X方向的截面示意图，本实施例的SOI MOS器件是基于实施例一中所述的SOIMOS器件改进而成，即所述偏置电极结构2及所述栅极结构3之间设置有掺杂区16，所述掺杂区16的掺杂类型与所述有源层13的掺杂类型相同或相反，例如，当所述器件为NMOS器件，所述掺杂区16为P型掺杂，所述有源层13为N型掺杂；当所述器件为PMOS器件，所述掺杂区16为N型掺杂，所述有源层13为P型掺杂。

作为示例，如图27及图28所示，分别为形成所述掺杂区16后的俯视图以及形成所述掺杂区16后的沿Y方向的截面示意图(其中，图中虚线框分别代表所述空腔14及所述掺杂区16)，形成所述介电层21之后，形成所述导电层22之前，还包括于所述空腔14上方的所述空腔口15边缘的所述有源层13中形成掺杂区16的步骤，所述掺杂区16的掺杂类型与所述有源层13的掺杂类型相反或相同。

具体的，形成所述掺杂区16的方法包括轻掺杂漏区(LDD)掺杂、超薄(Halo)掺杂或者其他适合的方法。

具体的，在满足所述SOI MOS器件的性能的情况下，所述掺杂区16的掺杂离子浓度可根据实际情况进行选择，在此不做限制。在本实施例中，所述掺杂区16的掺杂离子浓度小于所述源区4的掺杂离子浓度。

具体的，形成所述掺杂区16的方法包括离子注入或者其他适合的方法。

具体的，在形成所述掺杂区16时，所述掺杂区16从所述栅极结构3两侧延伸至所述空腔口15的边缘，即所述掺杂区16至所述空腔上方的所述有源层13的边缘延伸至所述栅极31的侧壁下方，减小了所述栅极结构3控制的所述有源层13的导电沟道区域。

具体的，所述掺杂区16的掺杂类型与所述有源层13的掺杂类型相反，所述掺杂区16与所述有源层13形成PN结，进一步减小了所述栅极结构3对所述有源层13的控制范围，增强了所述栅极结构3的控制能力，进而减小了漏电流，提升了所述SOI MOS器件的性能。

本实施例的SOI MOS器件通过于实施例一中所述的SOI MOS器件中的所述有源层13中形成与所述有源层13的掺杂类型相反的所述掺杂区16，使所述掺杂区16与所述有源层13形成PN结，进一步减小了所述栅极结构3对所述有源层13的控制区域的面积，增强了所述栅极结构3的控制能力，减小了漏电流，提升了器件的性能。

实施例四

本实施例提供第三种SOI MOS器件，如图29所示，为所述SOI MOS器件中设置所述沟槽7的沿Y方向的截面示意图，本实施例的SOI MOS器件是于实施例一中的所述SOI MOS器件改进而成，即于所述栅极结构3与所述偏置电极结构2之间的间隙中设置有贯穿所述栅介质层32及所述有源层13的沟槽7。

具体的，在满足所述SOI MOS器件的性能的情况下，所述沟槽7的宽度可根据实际情况进行选择，在此不做限制。

具体的，所述沟槽7中还设置有所覆盖所述沟槽7内壁的介质层(未图示)，以提升器件性能。

具体的，所述沟槽7使所述栅极结构3及位于所述栅极结构3下方的所述有源层13中的沟道区域与所述有源层13中的其余各部分隔离开来。

作为示例，形成所述栅极结构3之后，形成所述源极金属层62之前，还包括于所述栅极结构3与所述偏置电极结构2之间的间隙中形成贯穿所述栅介质层32及所述有源层13的沟槽7的步骤。

具体的，形成所述沟槽7的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，所述沟槽7的设置使位于所述栅极结构3下方的所述有源层13中的导电沟道区域与所述有源层13中位于所述偏置电极结构2及所述沟槽7的部分隔离开来，进一步减少了所述栅极结构3对所述有源层13中的导电沟道区域的控制范围，减小了所述SOI MOS器件的漏电流，提升了所述SOI MOS器件的性能。

本实例的SOI MOS器件通过对实施例一中的SOI MOS器件的结构进行改进，于所述栅极结构3及所述偏置电极结构2之间的间隙中形成贯穿所述栅介质层32及所述有源层13的沟槽7，使位于所述栅极结构3下方的所述有源层13中的沟道区域与位于所述偏置电极结构2和所述沟槽7之间有源层13的部分隔离开来，进一步减少了所述栅极结构3的控制区域的面积，从而减小了所述SOI MOS器件的漏电流，提升了器件性能。

实施例五

本实施例提供第四种SOI MOS器件，如图30及图31所示，分别为所述SOI MOS器件中设置有所述空腔延伸部8的所述基底1的俯视图以及设置有所述空腔延伸部8的所述基底1中形成所述空腔口15后的俯视图，本实施例的SOI MOS器件是基于实施例一中的所述SOIMOS器件改进而成，即所述基底1中还设置有至少一个空腔延伸部8，所述空腔延伸部8与所述空腔14连通。

具体的，在满足所述SOI MOS器件的性能的情况下，所述空腔延伸部8的尺寸的数量可根据实际情况进行选择，在此不做限制。

具体的，所述导电层22填充所述空腔延伸部8，且所述空腔延伸部8中设置的所述导电层22电连接有所述偏置电极23。

作为示例，所述基底1中还设有与所述空腔14连通的空腔延伸部8。

具体的，至少一个所述空腔口15与所述空腔延伸部8重合。

具体的，通过所述基底1中的所述空腔延伸部8的设置，且所述空腔延伸部8中也填充有所述导电层22，所述空腔延伸部8中的所述导电层22电连接有所述偏置电极23，使所述SOI MOS器件中的电场分布更均匀，减小了器件的寄生电容。

本实施例的SOI MOS器件通过于实施例一中的SOI MOS器件中设置与所述空腔14连通的所述空腔延伸部8，同时还设置与所述空腔延伸部8中的所述导电层22电连接的所述偏置电极23，使所述SOI MOS器件中的电场分布更均匀，减小了所述SOI MOS器件的寄生电容。

实施例六

本实施例提供第五种SOI MOS器件，如图32-图35所示，分别为SOI MOS器件中设置有所述体接触电极9的俯视图、SOI MOS器件中设置有所述体接触电极9部分的沿X方向的截面示意图、设置有所述体接触电极9的SEM图以及图34中的虚线框部分的放大图，本实施例的SOI MOS器件是基于实施例三中的所述SOI MOS器件改进而成，即所述掺杂区16的掺杂类型与所述有源层13的掺杂类型相反，所述SOI MOS器件中设置有与所述掺杂区16电连接的体接触电极9。

作为示例，所述掺杂区16的掺杂类型与所述有源层13的掺杂类型相反，形成所述源极金属层62的同时还包括形成与所述掺杂区16电连接的体接触电极9的步骤。

具体的，所述体接触电极9的材质包括钛、氮化钛、银、金、铜、钨、铂及铝或者其他适合的导电材料。

具体的，形成所述体接触电极9的方法包括溅射法、化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，当器件中设置有所述体接触电极9时，所述掺杂区16与所述有源层13的掺杂类型相反。

具体的，通过设置与所述掺杂区16的所述体接触电极9，在所述体接触电极9接电位时，可调控所述掺杂区16与所述源区4及所述漏区5形成的PN结的宽度，进一步减小了所述栅极结构3对所述有源层13的控制区域，减小了器件的漏电流。

本实施例的SOI MOS器件是基于实施例三种中所述的SOI MOS器件改进而成，通过于所述SOI MOS器件中设置与所述掺杂区16电连接的所述体接触电极9，进一步减小了所述栅极结构3的控制区域，减小了器件的漏电流，提升了器件的性能。

实施例七

本实施例提供第六种SOI MOS器件，本实施例的SOI MOS器件的结构是基于实施例一中所述SOI MOS器件的所述栅极结构3进行改进的，所述栅极31为金属电极，所述栅介质层32为高K介电层。

具体的，所述高K介电层的材质包括氧化坦、氧化铪、氧化锆、氧化钛、氧化铝、硅酸铪或者其他适合的高K电介质材料。

具体的，所述金属电极包括依次层叠的缓冲层、阻挡层、功函数调节层及金属电极层。

具体的，形成所述金属电极的方法为常规的金属栅形成方法，这里不再赘述。

具体的，当所述栅极结构3设置为所述金属电极及所述高K介电层时，通过所述栅极结构3与所述偏置电极结构2的结合可以减小器件的漏电流及寄生电容。

本实施例的SOI MOS器件通过对实施例一中的SOI MOS器件的所述栅极结构3进行改进，将所述栅极31设置为所述金属电极，将所述栅介质层设置为所述高K介电层时，通过所述栅极结构3与所述偏置电极结构2的结合可以减小器件的漏电流及寄生电容。

综上所述，本发明中的SOI MOS器件及其制备方法通过设置空腔及填充空腔的偏置电极结构，减小了器件的寄生电容；偏置电极及空腔口的设置还减少了栅极结构对有源层的调控范围，增大了栅极结构的控制能力，减小了漏电流，提高了SOI MOS器件的性能；栅极结构与偏置电极结构相互配合控制SOI MOS器件进行工作，减弱了衬底对器件的工作状态的影响，减弱了不同器件之间的互扰；通过于偏置电极结构上施加不同电压，实现了对器件的阈值电压的动态调节；通过于有源层中设置与有源层掺杂类型相反的掺杂区，掺杂区与有源层形成的PN结进一步减小了栅极的控制范围，增大了所述栅极的控制能力，减小了漏电流；于栅极结构及偏置电极结构之间的间隙中形成贯穿栅介质层及有源层的沟槽，隔离了位于栅极结构下方的有源层中的导电沟道区域与有源层中的位于偏置电极结构和沟槽之间的部分，进一步减小了栅极结构的控制范围，减小了器件的漏电流；设置与掺杂区电连接的体接触电极，进一步减小了栅极结构控制区域的面积，继而减小了器件的漏电流；另外，通过于基底中设置空腔延伸部，SOI MOS器件中的电场分布更均匀，进一步减小了器件的寄生电容。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种SOIMOS器件，其特征在于，包括：

基底，包括依次堆叠的衬底、埋氧层、有源层及空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，所述空腔的顶部设有至少一个与外部连通的空腔口；

偏置电极结构，包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；

栅极结构，包括依次堆叠的栅极及栅介质层，所述栅极结构位于所述空腔的上方，且所述栅极结构与所述空腔口之间间隔预设距离；

源区及漏区，分别位于所述栅极结构沿X方向的两侧的所述有源层中；

栅极金属层、源极金属层及漏极金属层，所述栅极金属层与所述栅极电连接，所述源极金属层与所述源区电连接，所述漏极金属层与所述漏区电连接。

2.根据权利要求1所述的SOI MOS器件，其特征在于：所述偏置电极结构及所述栅极结构之间的所述有源层中设置有掺杂区，所述掺杂区的掺杂类型与所述有源层的掺杂类型相同或相反。

3.根据权利要求2所述的SOI MOS器件，其特征在于：所述掺杂区的掺杂类型与所述有源层的掺杂类型相反，所述SOIMOS器件中设置有与所述掺杂区电连接的体接触电极。

4.根据权利要求1所述的SOI MOS器件，其特征在于：所述栅极结构与所述偏置电极结构之间的间隙中设置有贯穿所述栅介质层及所述有源层的沟槽。

5.根据权利要求1所述的SOI MOS器件，其特征在于：所述偏置电极结构中设置有覆盖突出于所述有源层上表面的所述导电层的侧壁的隔离层。

6.根据权利要求1所述的SOI MOS器件，其特征在于：所述基底中设置有至少一个空腔延伸部，所述空腔延伸部与所述空腔连通。

7.根据权利要求1所述的SOI MOS器件，其特征在于：所述栅极为金属电极，所述栅介质层为高K介电层。

8.一种SOIMOS器件的制备方法，其特征在于，包括以下步骤：

提供一基底，所述基底包括依次堆叠的衬底、埋氧层、有源层及空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，并于所述空腔的顶部形成至少一个与外界连通的空腔口；

于所述空腔中形成偏置电极结构，所述偏置电极结构包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；

于所述空腔的上方形成栅极结构，所述栅极结构包括依次堆叠的栅极及栅介质层，且所述栅极结构与所述空腔口之间间隔预设距离；

于所述栅极结构沿X方向的两侧的所述有源层中形成源区及漏区；

形成与所述栅极电连接的栅极金属层，形成与所述源区电连接的源极金属层，形成与所述漏区表面电连接的漏极金属层，以得到SOIMOS器件。

9.根据权利要求8所述的SOI MOS器件的制备方法，其特征在于：形成所述介电层之后，形成所述导电层之前，还包括于所述栅极结构下方的所述有源层中形成掺杂区的步骤，所述掺杂区的掺杂类型与所述有源层的掺杂类型相反或相同。

10.根据权利要求9所述的SOIMOS器件的制备方法，其特征在于：所述掺杂区的掺杂类型与所述有源层的掺杂类型相反，形成所述源极金属层的同时还包括形成与所述掺杂区电连接的体接触电极的步骤。

11.根据权利要求8所述的SOIMOS器件的制备方法，其特征在于：形成所述栅极结构之后，形成所述源极金属层之前，还包括于所述栅极结构与所述偏置电极结构之间的间隙中形成贯穿所述栅介质层及所述有源层的沟槽的步骤。

12.根据权利要求8所述的SOIMOS器件的制备方法，其特征在于：所述基底中还设有与所述空腔连通的空腔延伸部。

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