CN111952187B - 具有漏电屏蔽结构的soi场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明提供一种具有漏电屏蔽结构的SOI场效应晶体管及制备方法，结构包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，半导体岛完全覆盖凹槽；第一导电类型重掺杂区，形成于凹槽上方的沿第二方向延伸的顶半导体层的两端，且其在第二方向上的宽度大于位于凹槽上方的沿第二方向延伸的顶半导体层与绝缘层交叠区域的宽度；栅极结构，形成于凹槽上方；第二导电类型的源区及漏区，形成于栅极结构的两端；体偏置电极，形成于第一导电类型重掺杂区上。通过设置第一导电类型重掺杂区及体偏置电极，有效调节沟道反型层与重掺杂区形成的PN结势垒高度，有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。

Description

具有漏电屏蔽结构的SOI场效应晶体管及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种具有漏电屏蔽结构的SOI场效应晶体管及其制备方法。
背景技术
SOI衬底的场效应晶体管具有良好的抗单粒子效应，但由于SOI结构中，绝缘层(BOX层)在高能粒子入射时，容易累积较多的诱生电荷，该诱生电荷在SOI顶层硅中引起了寄生导电沟道，从而引入了漏电流，使器件的电学性能发生漂移。该效应称为总剂量效应，总剂量效应是高能粒子辐照环境下，SOI晶体管失效的主要原因。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有漏电屏蔽结构的SOI场效应晶体管及其制备方法，用于解决现有技术中SOI场效应晶体管对总剂量效应有较大幅度的响应而造成漏电甚至失效等的问题。
为实现上述目的及其他相关目的，本发明提供一种具有漏电屏蔽结构的SOI场效应晶体管的制备方法，所述制备方法包括：
提供一图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有沿第一方向及第二方向延伸的凹槽，其中，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；
刻蚀所述顶半导体层，以形成半导体岛，所述半导体岛完全覆盖所述凹槽；
对位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层的两端进行离子注入以形成第一导电类型重掺杂区，所述第一导电类型重掺杂区在所述第二方向上的宽度大于位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层与所述绝缘层的交叠区域的宽度，所述第一导电类型重掺杂区包括体偏置接触区；
于所述半导体岛上形成包括栅介质层及栅金属层的栅极结构、第二导电类型的源区及第二导电类型的漏区；其中，所述源区及漏区沿所述第一方向形成于所述栅极结构的两端；所述栅极结构位于所述凹槽上方且包括中间区域的栅极结构及两端区域的栅极结构；
于所述体偏置接触区上形成体偏置电极，当所述SOI场效应晶体管为NMOS管时，所述体偏置电极接低电平；当所述SOI场效应晶体管为PMOS管时，所述体偏置电极接高电平。
可选地，所述两端区域的栅极结构沿所述第二方向覆盖部分所述第一导电类型重掺杂区，且所述栅极结构沿所述第二方向的宽度小于所述凹槽的宽度。
可选地，当所述顶半导体层为第一导电类型轻掺杂时，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。
可选地，形成所述第一导电类型重掺杂区之前，还包括在所述半导体岛上沉积注入缓冲层的步骤。
可选地，形成所述栅极结构后，还包括于所述栅极结构的侧面制作栅极侧墙的步骤。
可选地，所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。
可选地，所述半导体岛为十字形半导体岛，所述十字形半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述凹槽位于所述第二半导体层的下方；对所述第二半导体层的两端进行离子注入形成所述第一导电类型重掺杂区。
可选地，所述两端区域的栅极结构沿第一方向的宽度大于所述第一导电类型重掺杂区的宽度。
可选地，所述半导体岛为沿所述第一方向及第二方向延伸的条形半导体岛。
可选地，所述两端区域的栅极结构呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区形成于该“凹”字型的凹陷腔上方。
可选地，所述第一导电类型重掺杂区超出所述交叠区域的宽度介于5nm～100nm。
本发明还提供一种具有漏电屏蔽结构的SOI场效应晶体管，所述SOI场效应晶体管包括：
图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有沿第一方向及第二方向延伸的凹槽，所述顶半导体层呈半导体岛，所述半导体岛完全覆盖所述凹槽，其中，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；
第一导电类型重掺杂区，形成于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层的两端，所述第一导电类型重掺杂区在所述第二方向上的宽度大于位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层与所述绝缘层的交叠区域的宽度；
栅极结构，形成于所述凹槽上方且包括中间区域的栅极结构及两端区域的栅极结构；
第二导电类型的源区及漏区，沿所述第一方向形成于所述栅极结构的两端；
体偏置电极，形成于所述第一导电类型重掺杂区上，当所述SOI场效应晶体管为NMOS管时，所述体偏置电极接低电平；当所述SOI场效应晶体管为PMOS管时，所述体偏置电极接高电平。
可选地，所述两端区域的栅极结构沿所述第二方向覆盖部分所述第一导电类型重掺杂区，且所述栅极结构沿所述第二方向的宽度小于所述凹槽的宽度。
可选地，当所述顶半导体层为第一导电类型轻掺杂时，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。
可选地，所述第一导电类型重掺杂区超出所述交叠区域的宽度介于5nm～100nm。
可选地，所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。
可选地，所述栅极结构的侧面还制作有栅极侧墙。
可选地，所述半导体岛为十字形半导体岛，所述十字形半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述凹槽位于所述第二半导体层的下方，所述第一导电类型重掺杂区形成于所述第二半导体层的两端。
可选地，所述两端区域的栅极结构沿第一方向的宽度大于所述第一导电类型重掺杂区的宽度。
可选地，所述半导体岛为沿所述第一方向及第二方向延伸的条形半导体岛。
可选地，所述两端区域的栅极结构呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区形成于该“凹”字型的凹陷腔上方。
如上所述，本发明的具有漏电屏蔽结构的SOI场效应晶体管及其制备方法，通过对位于凹槽上方的沿所述第二方向延伸的顶半导体层的两端进行离子注入形成重掺杂区，且该重掺杂区在第二方向上的宽度大于位于凹槽上方的沿所述第二方向延伸的顶半导体层与绝缘层的交叠区域的宽度，可以在保证半导体岛下方的凹槽不与外界环境连通的情况下，有效隔绝总剂量效应导致的漏电沟道，使该器件对总剂量效应响应程度降低，同时，由于凹槽不与外界环境连通，可保持凹槽的真空状态或较低气压状态，且可以使得凹槽内的气体种类不变；另外，通过设置体偏置电极，可进一步调节沟道反型层与重掺杂区之间形成的PN结势垒的高度，从而进一步降低总剂量效应导致的漏电沟道，另外，在当器件具有阱结构时，该体偏置电极还能调节阱结构与沟道区之间形成的PN结势垒高度，进一步隔绝背栅的漏电通路。
附图说明
图1～图39显示为本发明实施例的具有漏电屏蔽结构的SOI场效应晶体管的制备方法各步骤所呈现的结构示意图。
元件标号说明
101 凹槽
102 重叠接触部分
200 SOI衬底
201 底衬底
202 绝缘层
203 顶半导体层
204 凹槽
205 第二半导体层
206 第一半导体层
207 注入缓冲层
208 图形化光刻胶层
209 注入窗口
210 P型重掺杂区
211 交叠区域
212 栅介质层
213 栅金属层
214 重叠区域
215 栅极结构
216 源区
217 漏区
218 栅极侧墙
219 两端区域的栅极结构
220 中间区域的栅极结构
221 条形半导体岛
222 体偏置接触区
223 体偏置电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
请参阅图1至图39。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了便于本实施方式的方向理解，以下实施例中定义沿场效应晶体管的源-栅-漏的方向为第一方向(即图2中的AAˊ方向)，沿场效应晶体管沟道的宽度方向为第二方向(及图2中的BBˊ方向)。另外，本发明的具有漏电屏蔽结构的SOI场效应晶体管可以制备为NMOS管也可以制备为PMOS管，以下示例中以NMOS管为例进行说明，但应当认识到，相应的PMOS管可以通过掺杂剂的极性和导电类型的适当改变来形成，这属于本领域的公知。例如当为NMOS管时，定义第一导电类型掺杂为P型掺杂，则第二导电类型掺杂为N掺杂；当为PMOS管时，定义第一导电类型掺杂为N型掺杂，则第二导电类型掺杂为P掺杂。
实施例一
如图1所示，将SOI晶体管沟道下方的绝缘层(BOX层)去除，可以有效防止总剂量效应，该方案去除了晶体管沟道下方的绝缘层形成凹槽101，可以有效降低总剂量效应，然而，结构中绝缘层(BOX层)仍与导电沟道有重叠接触部分102，在发生总剂量效应时，会造成如虚线剪头方向上的漏电。
基于以上出现的问题，如图2～图39所示，本实施例提供一种具有漏电屏蔽结构的SOI场效应晶体管的制备方法，所述制备方法包括步骤：
如图2至图4所示，首先进行步骤1)，提供一图形化SOI衬底200，所述图形化SOI衬底200包括底衬底201、绝缘层202及顶半导体层203，所述顶半导体层203下方的所述绝缘层202中具有沿第一方向及第二方向延伸的凹槽204，其中，所述顶半导体层203为P型轻掺杂或N型轻掺杂或未掺杂。
如图2～图4所示，其中，图2显示为器件的俯视结构示意图，图3显示为图2在第一方向的A-Aˊ处的截面结构示意图，图4显示为图2在第二方向的B-Bˊ处的截面结构示意图，后续图5、6、9、12、15、16、19、22、25、26、27、30、31、32、35、38、39与图2有相应的对应关系，图7、10、13、17、20、23、28、33、36与图3有相应的对应关系，图8、11、14、18、21、24、29、34、37与图4有相应的对应关系。
本实施例的工艺对准方法为：在刻蚀所述绝缘层202形成所述凹槽204时，可将对准标记同时制备在绝缘层202中，对准标记尺寸可以根据光刻要求定义，在该SOI衬底200制备完成后，该对准标记可由光刻机识别。也可以在底衬底201背部制作对准标记，在后续器件制备过程中，采用背部对准技术，与顶半导体层203空腔图案对准。
可根据具体器件性能参数选择对顶半导体层203进行阱掺杂和阈值电压调节掺杂。阱掺杂后会在凹槽204周围形成浓度较高的掺杂区域，这可有效隔断器件的漏电通路，减少浮体效应、短沟道效应及总剂量效应的影响。
所述底衬底201可以为半导体材料或绝缘材料，所述绝缘层202可以为二氧化硅层等绝缘介质材料，例如氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥等，所述顶半导体层203的材料可以为硅、锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌、氧化镓、铝镓氮及磷化铟中的一种，在本实施例中，所述底衬底201选用为硅，所述绝缘层202选用为二氧化硅，所述顶半导体层203选用为P型轻掺杂的硅。
所述凹槽204可以贯穿所述绝缘层202或未贯穿所述绝缘层202。当所述凹槽204未贯穿所述绝缘层202时，所述顶半导体层203下方为凹槽204形成的空腔，所述底衬底201表面则仍被绝缘层202覆盖，在降低总剂量效应的同时，提高器件的绝缘性能。
如图5至图8所示，然后进行步骤2)，刻蚀所述顶半导体层203，以形成半导体岛，所述半导体岛完全覆盖所述凹槽204。
例如，可以采用光刻工艺及刻蚀工艺刻蚀所述顶半导体层203，以形成所述半导体岛。由于凹槽204不与外界环境连通，可保持凹槽204的真空状态或较低气压状态，且可以使得凹槽204内的气体种类不变，例如，所述凹槽204内的气体可以为氮气、惰性气体等。
如图5所示，所述半导体岛可以刻蚀为十字形半导体岛，所述十字形半导体岛包括沿第一方向(如图2中的A-Aˊ方向)延伸的第一半导体层206及沿所述第二方向(如图2中的B-Bˊ方向)延伸的第二半导体层205，所述第一半导体层206与所述第二半导体层205具有重叠区域214，所述凹槽204位于所述第二半导体层205的下方。
如图6所示，所述半导体岛可以刻蚀为沿所述第一方向(如图2中的A-Aˊ方向)及第二方向(如图2中的B-Bˊ方向)延伸的条形半导体岛221。
作为示例，可以在刻蚀形成半导体岛后，于所述SOI衬底200表面淀积介质层，然后通过CMP工艺，将所述半导体岛表面的介质层去除，从而形成包围所述半导体岛的STI(浅沟槽)结构。
如图9至图18所示，接着进行步骤3)，对位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203的两端进行离子注入以形成P型重掺杂区210，所述P型重掺杂区210在所述第二方向上的宽度大于位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203与所述绝缘层202的交叠区域211的宽度，在所述P型重掺杂区210上还划分出体偏置接触区222，该体偏置接触区222可以等于所述P型重掺杂区210的面积，也可以小于所述P型重掺杂区210的面积，根据实际情况确定，在此不作限制，该体偏置接触区222后续用于在其上形成体偏置电极。
所述P型重掺杂区210在所述第二方向上的宽度大于位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203与所述绝缘层202的交叠区域211的宽度，可以在保证半导体岛下方的凹槽204不与外界环境连通的情况下，有效隔绝总剂量效应导致的漏电沟道，使该器件对总剂量效应响应程度降低。
设置所述P型重掺杂区210，当在器件开启过程中，所述P型轻掺杂的顶半导体层203反型形成N型导电沟道，从而该N型导电沟道与该P型重掺杂区210之间形成PN结势垒，阻挡载流子通过，有效降低经由该P型重掺杂区210处的导电路径，使得位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203与所述绝缘层202的交叠区域211的漏电通道减弱，从而降低总剂量效应导致的漏电沟道。
如图9至图11所示，在本实施例中，在所述离子注入之前，还包括在所述半导体岛上沉积注入缓冲层207的步骤。可采用例如热氧化法、淀积等适合的工艺形成所述注入缓冲层207，一般注入缓冲层207的厚度可选择为5nm～200nm之间，可根据顶半导体层203的厚度及注入深度的不同来调节注入缓冲层207的厚度。注入缓冲层207的材料可以是氮化硅、氧化硅或其他绝缘薄膜。注入缓冲层207可有效避免离子注入过程中，由于离子轰击造成的半导体岛的表面损伤。
如图12至图14所示，作为示例，首先在所述半导体岛上形成图形化光刻胶层208，所述图形化光刻胶层208在位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203的两端具有注入窗口209，例如，当所述半导体岛为十字形半导体岛(如图5所示)时，所述图形化光刻胶层208在所述第二半导体层205两端具有注入窗口209；当所述半导体岛为条形半导体岛(如图6所示)时，所述图形化光刻胶层208在位于凹槽204上方的沿所述第二方向延伸的顶半导体层203的两端具有注入窗口209；然后基于该注入窗口209进行离子注入以形成所述P型重掺杂区210，可以采用例如垂直注入掺杂或倾角注入掺杂等掺杂方式；最后去除所述图形化光刻胶层208。
如图15至图18所示，其中，图15为当所述半导体岛为十字形半导体岛时形成所述P型重掺杂区210的俯视图，图16为当所述半导体岛为条形半导体岛时形成所述P型重掺杂区210的俯视图，在本实施例中，所述P型重掺杂区210超出所述交叠区域211的宽度D介于5nm～100nm，优选为20nm，在节省所述P型重掺杂区210所占面积同时，进一步避免总剂量效应导致的漏电沟道。
当所述顶半导体层203为P型轻掺杂时，所述P型重掺杂区210的掺杂浓度大于所述P型轻掺杂的顶半导体层203的掺杂浓度的2个数量级以上。例如，所述P型重掺杂区210的掺杂浓度可以为1e19/cm3～1e20/cm3，所述P型轻掺杂的顶半导体层203的掺杂浓度可以为1e17/cm3～1e18/cm3等，由于P型重掺杂区210的掺杂浓度远大于所述P型轻掺杂的顶半导体层203的掺杂浓度，从而该N型导电沟道与该P型重掺杂区210之间形成PN结势垒较高，对于载流子的阻挡效果更佳，可有效切断经由该P型重掺杂区210处的导电路径，从而进一步提高隔绝总剂量效应导致的漏电沟道的能力。
接着形成场效应晶体管的栅极结构、源区及漏区，本实施例中以Gate-First工艺为例进行说明。但作为本领域的公知，也可通过简单的工艺步骤调整实现Gate-last工艺制备器件，在此不再赘述。
如图19至图29所示，接着进行步骤4)，于所述半导体岛上形成包括栅介质层212及栅金属层213的栅极结构215、N型的源区216及N型的漏区217；其中，所述源区216及漏区217沿所述第一方向形成于所述栅极结构215的两端；所述栅极结构215位于所述凹槽204上方且包括中间区域的栅极结构220及两端区域的栅极结构219；所述两端区域的栅极结构219覆盖部分所述P型重掺杂区210，从而其余部分P型重掺杂区210形成为体偏置接触区222；
作为示例，所述两端区域的栅极结构219沿所述第二方向覆盖部分所述P型重掺杂区210(如图29所示)，且所述栅极结构215沿所述第二方向的宽度小于所述凹槽204的宽度(如图25至图27所示)。使所述栅极结构215覆盖部分所述P型重掺杂区210可提高所述栅极结构215对沟道的控制能力，同时所述栅极结构215沿第二方向的宽度小于所述凹槽204的宽度，也就是使栅极结构215在第二方向上远离所述绝缘层202，从而使所述栅极结构215无法促进开启所述绝缘层202引入的漏电路径，降低总剂量效应导致的漏电。
如图19至图29所示，本示例以所述半导体岛为十字型半导体岛为例进行说明，先于所述十字型半导体岛上形成栅介质层212(如图19至图21)及栅金属层213(如图22至图24)，并进行刻蚀形成所述栅极结构215(如图25及图26)，所述栅极结构215位于所述凹槽204上方。例如，所述栅介质层212可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪铝、氧化铪、氧化锆、氧化铪锆或氧化镧镥等具有良好绝缘性能的绝缘材料，可以采用如热氧化法、原子层沉积法、低压化学气相沉积法、等离子体增强化学气相沉积法等形成。所述栅金属层213可以为多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金，可以采用如化学气相沉积法、物理气相沉积法等形成，采用光刻工艺及刻蚀工艺对所述栅介质层212及栅金属层213进行刻蚀形成栅极结构215(如图25及图26)，在本实施例中，也可以保留所述栅介质层212作为后续源漏离子注入的保护层；然后以所述栅极结构215为掩膜，对所述第一半导体层206的两端进行离子注入以形成N型的源区216及N型的漏区217(如图33所示)。较佳地，在形成所述栅极结构215后还包括形成LDD轻掺杂(如图28所示)的步骤，另外也可在LDD轻掺杂步骤后实施Halo注入的步骤，以及于所述栅极结构215的侧面制作栅极侧墙218的步骤(如图30至图34所示)，这里需要说明的是，上述Halo注入的步骤也可在形成栅极侧墙218后及形成源区216及漏区217步骤之前实施。该栅极侧墙218可以提高栅极结构的机械性能，同时保证栅极结构与源漏之间的绝缘性。
如图25及图26所示，是在十字形半导体岛上形成的栅极结构215，该栅极结构215的两端区域的栅极结构219沿第一方向的宽度大于所述P型重掺杂区210的宽度；如图27所示，是在条形半导体岛上形成的栅极结构215，该栅极结构215的两端区域的栅极结构219呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区形成于该“凹”字型的凹陷腔上方。相当于使用栅极结构215将沟道区域和P型重掺杂区210之间隔开，如此，当器件关断的时候，栅极结构215可以将其下方区域的顶半导体层上表面的导电通路关断，从而有效抑制器件关断电流过大。
如图35至图39所示，最后进行步骤5)，于所述体偏置接触区222上形成体偏置电极223，且所述体偏置电极223接低电平。需要说明的是当所述SOI场效应晶体管为PMOS管时，所述体偏置电极223接高电平。
在器件开启过程中，所述P型轻掺杂的顶半导体层203反型形成N型导电沟道，从而该N型导电沟道与该P型重掺杂区210之间形成PN结势垒，阻挡载流子通过，此时，该体偏置电极223接低电平，调节该PN结势垒的高度，进一步隔绝漏电通路，从而进一步降低总剂量效应导致的漏电沟道；另外，在当器件具有阱结构时，该体偏置电极223还能调节阱结构与沟道区之间形成的PN结势垒高度，进一步隔绝此路径的漏电通路。
作为示例，可以采用现有适合的工艺形成所述体偏置电极223，体偏置电极223与所述P型重掺杂区210之间可以形成为欧姆接触或者肖特基接触。
以上是以NMOS管为例进行说明，其中210为P型重掺杂，顶半导体层203为P型轻掺杂或N型轻掺杂或未掺杂，所述源区216及漏区217为N型重掺杂。所以当为PMOS管时，210为N型重掺杂，所述顶半导体层203为P型轻掺杂或N型轻掺杂或未掺杂，所述源区216及漏区217为P型重掺杂。
实施例二
本实施例提供一种具有漏电屏蔽结构的SOI场效应晶体管，该具有漏电屏蔽结构的SOI场效应晶体管可以采用上述实施例一的制备方法制备，但不限于实施例一的制备方法，只要能形成本具有漏电屏蔽结构的SOI场效应晶体管即可。该具有漏电屏蔽结构的SOI场效应晶体管所能达到的有益效果可以请参见实施例一，以下不再赘述。
如图2至图4、图35至图39所示，该具有漏电屏蔽结构的SOI场效应晶体管包括：
图形化SOI衬底200，所述图形化SOI衬底200包括底衬底201、绝缘层202及顶半导体层203，所述顶半导体层203下方的所述绝缘层202中具有沿第一方向及第二方向延伸的凹槽204，所述顶半导体层203呈半导体岛，所述半导体岛完全覆盖所述凹槽204，其中，所述顶半导体层203为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；
第一导电类型重掺杂区210，形成于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203的两端，所述第一导电类型重掺杂区210在所述第二方向上的宽度大于位于所述凹槽204上方的沿所述第二方向延伸的所述顶半导体层203与所述绝缘层202的交叠区域211的宽度；
栅极结构215，形成于所述凹槽204上方且包括中间区域的栅极结构220及两端区域的栅极结构219；
第二导电类型的源区216及漏区217，沿所述第一方向形成于所述栅极结构215的两端；
体偏置电极223，形成于所述第一导电类型重掺杂区210上，当所述SOI场效应晶体管为NMOS管时，所述体偏置电极223接低电平；当所述SOI场效应晶体管为PMOS管时，所述体偏置电极223接高电平。
这里需要说明的是所述第一导电类型与所述第二导电类型相反，例如，当所述第一导电类型为N型时，则所述第二导电类型为P型；当所述第一导电类型为P型时，则所述第二导电类型为N型。
作为示例，所述两端区域的栅极结构219沿所述第二方向覆盖部分所述第一导电类型重掺杂区210(如图29所示)，且所述栅极结构215沿所述第二方向的宽度小于所述凹槽204的宽度(如图25至图27所示)。
作为示例，当所述顶半导体层203为第一导电类型轻掺杂时，所述第一导电类型重掺杂区210的掺杂浓度大于所述顶半导体层203的掺杂浓度的2个数量级以上。例如，所述P型重掺杂区210的掺杂浓度可以为1e19/cm3～1e20/cm3，所述P型轻掺杂的顶半导体层203的掺杂浓度可以为1e17/cm3～1e18/cm3等。
如图15至图18所示，作为示例，所述第一导电类型重掺杂区210超出所述交叠区域211的宽度D介于5nm～100nm，优选为20nm。
作为示例，所述凹槽204贯穿所述绝缘层202(如图2至图4所示)或未贯穿所述绝缘层202。
如图30至图34所示，作为示例，所述栅极结构215的侧面还制作有栅极侧墙218。
如图15、图17及图18所示，作为示例，所述半导体岛为十字形半导体岛，所述十字形半导体岛包括沿所述第一方向延伸的第一半导体层206及沿所述第二方向延伸的第二半导体层205，所述凹槽204位于所述第二半导体层205的下方，所述第一导电类型重掺杂区210形成于所述第二半导体层205的两端。较佳地，所述两端区域的栅极结构219沿第一方向的宽度大于所述第一导电类型重掺杂区210的宽度。
如图16及图39所示，作为示例，所述半导体岛为沿所述第一方向及第二方向延伸的条形半导体岛。较佳地，所述两端区域的栅极结构219呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区222形成于该“凹”字型的凹陷腔上方。
综上所述，本发明的具有漏电屏蔽结构的SOI场效应晶体管及其制备方法，通过对位于凹槽上方的沿所述第二方向延伸的顶半导体层的两端进行离子注入形成重掺杂区，且该重掺杂区在第二方向上的宽度大于位于凹槽上方的沿所述第二方向延伸的顶半导体层与绝缘层的交叠区域的宽度，可以在保证半导体岛下方的凹槽不与外界环境连通的情况下，有效隔绝总剂量效应导致的漏电沟道，使该器件对总剂量效应响应程度降低，同时，由于凹槽不与外界环境连通，可保持凹槽的真空状态或较低气压状态，且可以使得凹槽内的气体种类不变；另外，通过设置体偏置电极，可进一步调节沟道反型层与重掺杂区之间形成的PN结势垒的高度，从而进一步降低总剂量效应导致的漏电沟道，另外，在当器件具有阱结构时，该体偏置电极还能调节阱结构与沟道区之间形成的PN结势垒高度，进一步隔绝背栅的漏电通路。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于，所述制备方法包括步骤：
提供一图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有沿第一方向及第二方向延伸的凹槽，其中，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；
刻蚀所述顶半导体层，以形成半导体岛，所述半导体岛完全覆盖所述凹槽；
对位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层的两端进行离子注入以形成第一导电类型重掺杂区，所述第一导电类型重掺杂区在所述第二方向上的宽度大于位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层与所述绝缘层的交叠区域的宽度，所述第一导电类型重掺杂区包括体偏置接触区；
于所述半导体岛上形成包括栅介质层及栅金属层的栅极结构、第二导电类型的源区及第二导电类型的漏区；其中，所述源区及漏区沿所述第一方向形成于所述栅极结构的两端；所述栅极结构位于所述凹槽上方且包括中间区域的栅极结构及两端区域的栅极结构，且在所述第一方向和第二方向构成的平面投影上，所述凹槽从栅极结构的沿所述第二方向的两端延伸出来，且延伸出来的部分所述凹槽与第一导电类型重掺杂区相交叠；
于所述体偏置接触区上形成体偏置电极，当所述SOI场效应晶体管为NMOS管时，所述体偏置电极接低电平；当所述SOI场效应晶体管为PMOS管时，所述体偏置电极接高电平。
2.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述两端区域的栅极结构沿所述第二方向覆盖部分所述第一导电类型重掺杂区，且所述栅极结构沿所述第二方向的宽度小于所述凹槽的宽度。
3.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：当所述顶半导体层为第一导电类型轻掺杂时，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。
4.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：形成所述第一导电类型重掺杂区之前，还包括在所述半导体岛上沉积注入缓冲层的步骤。
5.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：形成所述栅极结构后，还包括于所述栅极结构的侧面制作栅极侧墙的步骤。
6.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。
7.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述半导体岛为十字形半导体岛，所述十字形半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述凹槽位于所述第二半导体层的下方；对所述第二半导体层的两端进行离子注入形成所述第一导电类型重掺杂区。
8.根据权利要求7所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述两端区域的栅极结构沿第一方向的宽度大于所述第一导电类型重掺杂区的宽度。
9.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述半导体岛为沿所述第一方向及第二方向延伸的条形半导体岛。
10.根据权利要求9所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述两端区域的栅极结构呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区形成于该“凹”字型的凹陷腔上方。
11.根据权利要求1所述的具有漏电屏蔽结构的SOI场效应晶体管的制备方法，其特征在于：所述第一导电类型重掺杂区超出所述交叠区域的宽度介于5nm~100nm。
12.一种具有漏电屏蔽结构的SOI场效应晶体管，其特征在于，所述SOI场效应晶体管包括：
图形化SOI衬底，所述图形化SOI衬底包括底衬底、绝缘层及顶半导体层，所述顶半导体层下方的所述绝缘层中具有沿第一方向及第二方向延伸的凹槽，所述顶半导体层呈半导体岛，所述半导体岛完全覆盖所述凹槽，其中，所述顶半导体层为第一导电类型轻掺杂或第二导电类型轻掺杂或未掺杂；
第一导电类型重掺杂区，形成于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层的两端，所述第一导电类型重掺杂区在所述第二方向上的宽度大于位于所述凹槽上方的沿所述第二方向延伸的所述顶半导体层与所述绝缘层的交叠区域的宽度，所述第一导电类型重掺杂区包括体偏置接触区；
栅极结构，形成于所述凹槽上方且包括中间区域的栅极结构及两端区域的栅极结构，在所述第一方向和第二方向构成的平面投影上，所述凹槽从栅极结构的沿所述第二方向的两端延伸出来，且延伸出来的部分所述凹槽与第一导电类型重掺杂区相交叠；
第二导电类型的源区及漏区，沿所述第一方向形成于所述栅极结构的两端；
体偏置电极，形成于所述第一导电类型重掺杂区上，当所述SOI场效应晶体管为NMOS管时，所述体偏置电极接低电平；当所述SOI场效应晶体管为PMOS管时，所述体偏置电极接高电平。
13.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述两端区域的栅极结构沿所述第二方向覆盖部分所述第一导电类型重掺杂区，且所述栅极结构沿所述第二方向的宽度小于所述凹槽的宽度。
14.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：当所述顶半导体层为第一导电类型轻掺杂时，所述第一导电类型重掺杂区的掺杂浓度大于所述顶半导体层的掺杂浓度的2个数量级以上。
15.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述第一导电类型重掺杂区超出所述交叠区域的宽度介于5nm~100nm。
16.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述凹槽贯穿所述绝缘层或未贯穿所述绝缘层。
17.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述栅极结构的侧面还制作有栅极侧墙。
18.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述半导体岛为十字形半导体岛，所述十字形半导体岛包括沿所述第一方向延伸的第一半导体层及沿所述第二方向延伸的第二半导体层，所述凹槽位于所述第二半导体层的下方，所述第一导电类型重掺杂区形成于所述第二半导体层的两端。
19.根据权利要求18所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述两端区域的栅极结构沿第一方向的宽度大于所述第一导电类型重掺杂区的宽度。
20.根据权利要求12所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述半导体岛为沿所述第一方向及第二方向延伸的条形半导体岛。
21.根据权利要求20所述的具有漏电屏蔽结构的SOI场效应晶体管，其特征在于：所述两端区域的栅极结构呈“凹”字型，该“凹”字型的两个侧翼沿所述第二方向延伸至所述条形半导体岛外；所述体偏置接触区形成于该“凹”字型的凹陷腔上方。
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