CN103325835A - 一种具有结型场板的soi功率ldmos器件 - Google Patents
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Abstract
一种具有结型场板结构的SOI功率LDMOS器件，属于功率半导体器件技术领域。这种JFP SOI LDMOS器件采用PN结作为场板，并利用高K介质作为场板介质。一方面，结型场板的PN结电场调制器件表面电场，改善器件的电场分布，提高器件耐压；另一方面，在反向阻断状态时，结型场板辅助耗尽器件漂移区，使器件漂移区掺杂浓度大幅提高，从而降低导通电阻；高K介质用作场介质层，更有利于导通电阻和静态功耗的降低。与常规金属场板相比，结型场板技术还有效地避免了场板末端存在电场尖峰的缺陷；与多晶电阻场板相比，结型场板PN结势垒的存在能避免大的泄漏电流的产生。此外，本发明也与SOI CMOS电路具有很好的兼容性。
Description
技术领域
本发明属于功率半导体器件领域，涉及SOI（Silicon On Insulator，绝缘层上的半导体）横向功率器件，具体涉及一种具有新型终端结构的高压低阻SOI横向功率MOSFET（MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）器件。
背景技术
与体硅结构的功率半导体器件相比，SOI结构的功率半导体器件具有寄生效应小、泄漏电流小、集成度高、抗辐照能力强以及无可控硅自锁效应等优点。相比于VDMOS(VerticalDouble-diffused MOSFET)器件，LDMOS(Lateral Double-diffused MOSFET)器件具有更高的开关速度、相对低的导通电阻以及便于集成等特点。因此，SOI功率LDMOS器件在功率集成电路、尤其在低功耗集成电路和射频电路中应用十分广泛。
功率LDMOS的关键是实现高压和低导通电阻。MOSFET随器件耐压提高，需要漂移区长度增加、且漂移区浓度降低。这不仅使器件（或电路）的芯片面积增加、成本增大；更为严重的是，器件的比导通电阻Ron,sp与耐压BV的关系式可以表达为：Ron,sp∝BV2.5。导通电阻的增大导致功耗急剧增加，且器件开关速度也随之降低。
为了提高器件耐压，并缓解耐压和导通电阻的矛盾关系，业内研究者进行了许多研究。其中场板结构就是提高器件耐压，并缓解耐压和导通电阻的矛盾关系的常用技术，在LDMOS等中低压器件中，场板由于不占用有源层导电面积、制造工艺十分简单等优点，使其应用非常普遍。最早的场板结构为金属场板结构（如图1所示），金属场板边缘处电场强度较大，击穿易发生在表面处；同时，金属场板对介质层有较高的要求。针对金属场板会在场板末端产生高电场这一缺点，文献（陈星弼.【p-n+结有场板时表面电场分布的简单表示式】电子学报,1986,14(1):36-43）提出了一种斜坡场板结构（如图2所示）。斜坡场板的提出有效改善了常规金属场板的不足；然而要获得斜坡型的场板结构，其工艺难度较大。为此，文献（张波.【提高器件耐压的非均匀氧化层场板技术】半导体技术,1988,No.4:19-22）提出采用阶梯型场板（如图3所示）来代替斜坡场板。器件耐压越大，场板阶梯数也越多，这使工艺版次大大增加。
文献(Clark L.E,Zoroglu D.S【Enhancement of breakdown properties of overlay annulardiodes by field shaping resistive films】Solid-State Electron,1972,653-657)提出了半绝缘多晶硅的阻性场板（如图4所示）。这种电阻场板覆盖于场氧化层之上，场板的两端分别与主结和沟道截止环相连。半绝缘多晶硅的阻性场板的优点是有效地消除了普通金属场板末端的高电场，使得沿漂移区表面的电场强度分布变得较为平坦，器件的击穿电压大幅提高；然而电阻场板存在较大的泄漏电流的缺点。文献(B.J.Baliga,B.Tech,et.al.【High-voltage device terminationtechniques a comparative review】IEE.Proc,1982,129(5):173-179)对这些终端技术作出了综述比较，进一步凸显各种终端技术的优缺点。
专利(US6936907B2,2005.8.30,【Lateral high-voltage semiconductor devices with surfacecovered by thin film of dielectric material with high permittivity】)提出了一种利用高K介质（指介电常数大于3.9的绝缘介质材料）作为场板介质层的技术（如图5所示）。由于高K介质大的介电常数，使得场板金属、高K场介质以及有源层半导体所形成的MIS结构电容较大，场板对漂移区的辅助耗尽作用较强，从而有利于提高器件漂移区的掺杂浓度。
发明内容
本发明针对金属场板和半绝缘多晶硅电阻场板技术在MOSFET器件应用中所存在的缺陷，同时结合高K介质对辅助耗尽作用的有利效果，提出了一种具有结型场板(Junction FieldPlate,JFP)的SOI功率LDMOS器件。这种JFP SOI LDMOS器件采用PN结作为场板，并利用高K介质作为场介质层。本发明提供的结型场板SOI功率LDMOS器件，一方面能有效改善器件导通电阻与耐压的矛盾关系，使器件耐压提高的同时，也大大降低器件导通电阻，进而降低器件的静态功耗；另一方面，与常规金属场板相比，结型场板有效地避免了场板末端存在电场尖峰的缺陷；与多晶电阻场板相比，结型场板PN结势垒能很好地降低场板中的泄漏电流。此外，高K介质用作场板介质层，更有利于漂移区掺杂浓度的提高。这些都使得JFPSOI LDMOS具有良好的静态电学特性。
本发明解决所述技术问题，采用的技术方案是：
一种具有结型场板的SOI功率LDMOS器件，如图6所示，包括纵向自下而上的衬底层1、介质埋层2和有源层3；所述有源层3为第一导电类型掺杂半导体，其中具有：第一导电类型掺杂半导体的漏区7c、第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6、第二导电类型掺杂半导体体接触区7a。所述第二导电类型掺杂半导体体区6位于有源层3表面的一侧，所述第一导电类型掺杂半导体的源区7b和第二导电类型掺杂半导体体接触区7a相邻并位于第二导电类型掺杂半导体体区6表面，第一导电类型掺杂半导体的源区7b和第二导电类型掺杂半导体体接触区7a的共同引出端为源电极S；所述第一导电类型掺杂半导体的漏区7c位于有源层3表面的另一侧，其引出端为漏电极D；第一导电类型掺杂半导体的漏区7c与第二导电类型掺杂半导体体区6之间的有源层3为漂移区4。器件还包括绝缘栅结构8，所述绝缘栅结构8由绝缘栅介质8a和导电材料8b构成，其中绝缘栅介质8a与第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6和漂移区4均接触，而导电材料8b则通过绝缘栅介质8a与第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6和漂移区4相隔离。所述漂移区4表面具有结型场板结构，所述结型场板结构包括场介质层9b和半导体结型场板，其中场介质层9b位于漂移区4表面，而半导体结型场板位于场介质层9b表面；所述场介质层9b材料为介电常数高于3.9的高K介质材料，所述半导体结型场板包括与器件高电位电极（对NNOS器件而言是漏电极D，对PMOS器件而言是源电极S）相接触的第一导电类型半导体欧姆接触区10b，与器件低电位电极（对NNOS器件而言是源电极D，对PMOS器件而言是漏电极S）相接触的第二导电类型半导体欧姆接触区10a，第一导电类型半导体欧姆接触区10b和第二导电类型半导体欧姆接触区10a之间为第二导电类型掺杂半导体高阻区11。
上述具有结型场板的SOI功率LDMOS器件，所述第二导电类型掺杂半导体高阻区11为均匀掺杂的高阻区或者是从源端到漏端横向变掺杂的高阻区；所述第二导电类型掺杂半导体高阻区11与第一导电类型半导体欧姆接触区10b之间还可具有第一导电类型掺杂半导体缓冲区12（如图7所示），所述第一导电类型掺杂半导体缓冲区12的掺杂浓度低于第一导电类型半导体欧姆接触区10b的掺杂浓度。
所述有源层3与介质埋层2之间还可具有第一导电类型半导体掺杂的缓冲层14（如图8所示）。
所述第一导电类型掺杂半导体的漏区7c外围的漂移区4中还可具有第一导电类型半导体掺杂的阱区15，所述第一导电类型半导体掺杂的阱区15的掺杂浓度介于漂移区4和第一导电类型掺杂半导体的漏区7c的掺杂浓度之间。
所述绝缘栅结构可以为槽栅结构或平面栅结构；所述槽栅结构的特征在于，所述槽栅结构位于有源层内，槽栅结构中的导电材料由绝缘栅介质包围；进一步地，如果槽栅结构延伸到介质埋层，当本发明提出的高压器件用于高压集成电路时，JFP SOI LDMOS的槽栅能够实现其与低压电路之间的全介质隔离，简化了集成电路的制造工艺。所述平面栅结构的特征在于，所述平面栅结构位于有源层表面，平面栅结构中的导电材料位于绝缘栅介质层表面。
本发明提供的具有结型场板的SOI功率LDMOS器件（JFP SOI LDMOS）器件可以为平面对称器件，其对称面为穿过第一导电类型掺杂半导体的漏区7c中心且平行于绝缘栅电极G和源电极（S）的平面。本发明提供的JFP SOI LDMOS器件也可以为旋转轴对称器件，其旋转对称轴为穿过第一导电类型掺杂半导体的漏区7c中心且垂直于衬底1表面所在平面的直线。
所述结型场板结构中的半导体结型场板可以采用多晶半导体或单晶半导体材料。
与现有技术相比，本发明所达到的有益效果如下：
本发明提供的JFP SOI LDMOS具有新型结型场板结构，显著地提高了器件的静态电学性能：①结型场板的PN结电场调制器件横向电场，改善器件的表面电场分布，提高器件耐压；②结型场板辅助耗尽器件漂移区，提高漂移区掺杂浓度，降低导通电阻；③场介质层采用高K介质材料，使场板对漂移区的辅助耗尽作用加强，进一步提高漂移区掺杂浓度；④结型场板中引入PN结势垒，与半绝缘多晶电阻场板相比，显著降低了其泄漏电流。
附图说明
图1是常规金属场板功率器件结构。
图2是具有斜坡场板的功率器件结构。
图3是具有阶梯场板的功率器件结构。
图4是半绝缘多晶电阻场板功率器件结构。
图5是高K介质场板SOI横向功率器件。
图6(a)是本发明提出的采用槽栅结构的JFP SOI LDMOS器件的结构示意图（半个元胞）。
图6(b)是本发明提出的槽栅JFP SOI LDMOS器件与低压电路的集成示意图。
图6(c)是具有面对称结构的槽栅JFP SOI LDMOS器件元胞结构示意图。
图6(d)是具有轴对称结构的槽栅JFP SOI LDMOS器件元胞结构示意图。
图7是在结型场板中具有缓冲区的槽栅JFP SOI LDMOS器件半个元胞结构示意图。
图8是具有buffer层的槽栅JFP SOI LDMOS器件的半个元胞结构示意图。
图9是漏区具有阱区的槽栅JFP SOI LDMOS器件的半个元胞结构示意图。
图10是采用平面栅结构的JFP SOI LDMOS器件的结构示意图（半个元胞）。
图1至图10中附图标记：1是衬底层，2是介质埋层，3是有源层，4是漂移区，5a是阳极区，5b是阴极区，6是体区，7a是体接触区，7b是源区，7c是漏区，8是绝缘栅（槽栅/平面栅），8a是绝缘栅介质，8b是绝缘栅中的导电材料，9a是场氧化层，9b是高K场介质层，10a是P型欧姆接触区，10b是N型欧姆接触区，11是高阻区，12是缓冲区，13是结型场板结构，14是buffer层，15是阱区，16是半绝缘多晶硅，S为源电极，D为漏电极，G为栅电极，A为阳电极，K为阴电极。
图11是反向阻断状态下的二维等式线分布比较示意图。
图12是正向导通状态下的二维电流线分布比较示意图。
具体实施方式
下面结合附图及实施例，以N沟道JFP SOI LDMOS为例，详细描述本发明的技术方案。若无特别说明，所描述的技术方案同样适合P沟道类型的器件，只是对换相应半导体区域的半导体导电类型。
实施例1
图6(a)示出了一种采用槽栅结构的JFP SOI LDMOS器件的半元胞结构剖视图。本例器件包括：
包括纵向自下而上的衬底层1、介质埋层2和有源层3；所述有源层3为第一导电类型掺杂半导体，其中具有：第一导电类型掺杂半导体的漏区7c、第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6、第二导电类型掺杂半导体体接触区7a。所述第二导电类型掺杂半导体体区6位于有源层3表面的一侧，所述第一导电类型掺杂半导体的源区7b和第二导电类型掺杂半导体体接触区7a相邻并位于第二导电类型掺杂半导体体区6表面，第一导电类型掺杂半导体的源区7b和第二导电类型掺杂半导体体接触区7a的共同引出端为源电极S；所述第一导电类型掺杂半导体的漏区7c位于有源层3表面的另一侧，其引出端为漏电极D；第一导电类型掺杂半导体的漏区7c与第二导电类型掺杂半导体体区6之间的有源层3为漂移区4。器件还包括绝缘栅结构8，所述绝缘栅结构8为伸入有源层3的槽栅结构，由绝缘栅介质8a和导电材料8b构成，其中绝缘栅介质8a与第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6和漂移区4均接触，而导电材料8b则通过绝缘栅介质8a与第一导电类型掺杂半导体的源区7b、第二导电类型掺杂半导体体区6和漂移区4相隔离。所述漂移区4表面具有结型场板结构，所述结型场板结构包括场介质层9b和半导体结型场板，其中场介质层9b位于漂移区4表面，而半导体结型场板位于场介质层9b表面；所述场介质层9b材料为介电常数高于3.9的高K介质材料，所述半导体结型场板包括与器件高电位电极（对NNOS器件而言是漏电极D，对PMOS器件而言是源电极S）相接触的第一导电类型半导体欧姆接触区10b，与器件低电位电极（对NNOS器件而言是源电极D，对PMOS器件而言是漏电极S）相接触的第二导电类型半导体欧姆接触区10a，第一导电类型半导体欧姆接触区10b和第二导电类型半导体欧姆接触区10a之间为第二导电类型掺杂半导体高阻区11。
进一步地，如果槽栅结构8延伸到介质埋层2，当本发明提出的JFP SOI LDMOS器件用于高压集成电路时，JFP SOI LDMOS的槽栅能够实现其与低压电路之间的全介质隔离，简化了集成电路的制造工艺。图6(b)给出本例器件与低压电路集成示意图。该图也指出了本发明在工艺上与CMOS集成电路也有很好的兼容性。
图6(c)示出了一种具有面对称结构的槽栅JFP SOI LDMOS器件元胞版图布局图。该图为xz平面图，纵向为y方向，MM’沿z方向，过直线MM’的yz平面（该平面为穿过第一导电类型掺杂半导体的漏区7c中心且平行于绝缘栅电极G和源电极S的平面）即为器件的对称面。在该版图布局上，起电学作用的源区、漏区、槽栅等图形均为条形，图中漏电极D位于器件中心，槽栅8位于器件最外侧以便实现集成电路中高、低压单元隔离。图中栅电极G和源电极S采用了惯用的叉指状结构。此外，常用的跑道型结构也属于面对称结构。
图6(d)示出了一种具有旋转轴对称结构的槽栅JFP SOI LDMOS器件元胞版图布局图。该图以圆形图形为例描述轴对称结构，图示为xz平面图，纵向为y方向，过漏区中心（漏极中心）的y轴（该对称轴为穿过第一导电类型掺杂半导体的漏区7c中心且垂直于衬底1表面所在平面的直线）为器件的对称轴。漏区D位于器件中心，槽栅8位于器件最外侧以便实现集成电路中高、低压单元隔离。同时，这种布局由于器件源极和栅极完全包围器件漏极，使得器件漏极所发出的电力线完全终止于器件的槽栅；从而消除了高压器件对低压电路的影响。
实施例2
图7示出了该实施例的JFP SOI LDMOS器件半个元胞结构示意图。与实施例1相比，本例器件在结型场板中高阻区11与N型欧姆接触区10b之间插入第一导电类型掺杂半导体缓冲区12，其他结构与实施例1相同。第一导电类型掺杂半导体缓冲区12的掺杂浓度低于结型场板的欧姆接触的浓度，用以降低场板PN结结面处的电场尖峰，从而防止器件在场板PN结结面处提前击穿。因此，与实施例1的器件相比，本例中器件的耐压相对较高。
实施例3
与实施例1相比，本例器件在有源层与介质埋层界面处注入一层较薄（比如0.5um左右）的缓冲层13，如图8所示。对于N沟道的JFP SOI LDMOS器件，该缓冲层为N型掺杂；此时缓冲层13不仅作为高电流密度的传输通道，同时也提高有源层与介质埋层界面处的纵向电场，进而提高了介质埋层中的电场分布而有利于器件纵向耐压的提高。本例器件只适用于N沟道的JFP SOI LDMOS器件。
实施例4
与实施例1相比，本例器件在第一导电类型掺杂半导体的漏区7c的外围注入阱区14，其他结构与实施例1相同，如图9所示。阱区14作为缓冲区，不仅有利于调制改善漏端附近的电场分布，而且有利于降低器件的导通电阻。
实施例5
上述几种实施例所描述的JFP SOI LDMOS器件均采用槽型栅结构，所述技术方案也同样适用于平面栅结构。图10示出了一种采用平面栅结构的JFP SOI LDMOS器件。该结构的特征在于，绝缘栅为平面栅结构，所述平面栅8位于有源层表面，包括绝缘栅介质8a和导电材料8b，所述导电材料位于绝缘栅介质8a表面。与槽栅JFP SOI LDMOS器件相比，平面栅JFPSOI LDMOS器件在正向导通时的电流集中于器件表面，这使得其电流能力较低，导通电阻相对较大，但工艺相对简单。
本发明的上述几种实施例所描述的JFP SOI LDMOS器件，可以采用Si、SiC、SiGe、GaAs或GaN等半导体材料作为有源层3的材料制作器件或集成电路，这几种材料技术成熟，取材方便。而对于介质埋层，业界常用、工艺成熟的材料为SiO2，也可用介电系数低于SiO2的低K介质。根据高斯定理，当介质埋层中绝缘材料的介电系数越低时，埋层中的电场越强，从而SOI器件的纵向耐压越大，因而低K介质的埋层材料有利于SOI器件耐压的提高。当有源层3材料采用Si，推荐的绝缘栅介质8a为SiO2，绝缘栅中的导电材料8b为多晶硅或者金属，介质埋层材料2为SiO2。本发明的技术方案，对衬底材料几乎没有要求，可以是N型或P型半导体材料，甚至可以是绝缘介质材料，或与介质埋层为同一种介质材料。结型场板结构作为本发明很重要的一部分，其上面的半导体可以采用多晶或单晶等半导体材料。
本发明的JFP SOI LDMOS器件，当所设计的器件耐压要求较低（如耐压小于300V）时，高阻区11采用均匀掺杂即可；当器件为高压器件、漂移区较长（如大于20μm）时，高阻区11可以采用横向变掺杂技术来改善横向电场分布，进而提高器件耐压。
图11是各结构反向阻断状态下时的二维等势线分布。(a)代表常规金属场板SOI LDMOS结构；(b)代表高K场介质金属场板SOI LDMOS结构；(c)代表槽栅JFP SOI LDMOS结构。图中两根相邻等势线的电位差为10V，三种结构在器件横向尺寸均为20μm的条件下，击穿电压分别为270V，285V，305V（有源层半导体材料为Si，绝缘介质材料为SiO2）。由于结型场板较常规金属场板相比，结型场板中的高阻区内的电势分布趋于线性，因而使得器件表面的电场更加均匀，击穿电压提高。在相同横向和纵向的元胞尺寸下，本发明所提出的结构的击穿电压从常规金属场板SOI LDMOS的270V提高到305V（击穿电压提高了13.0%）。
图12是各结构正向导通状态下时的电流线分布。(a)代表常规金属场板SOI LDMOS结构；(b)代表高K场介质金属场板SOI LDMOS结构；(c)代表槽栅JFP SOI LDMOS结构。图中两根相邻电流线的电流强度差为1×10-6A/μm。图12(a)所示的常规SOI LDMOS采用金属场板，且其场介质层为SiO2，场板对漂移区存在一定的辅助耗尽作用。在这种情况下，优化的漂移区掺杂浓度为5.5×1015cm-3，比导通电阻为14.3mΩ·cm2（VG=15V）。而当场介质层改用高K介质（例如场板介质的介电常数为234）时，场板对漂移区辅助耗尽作用增强，优化的漂移区掺杂浓度提高（漂移区掺杂浓度为6.5×1015cm-3）。当采用结型场板时，由于场板的电荷补偿作用，使得器件漂移区掺杂浓度大幅提高（漂移区掺杂浓度达1.2×1016cm-3），比导通电阻降低至7.3mΩ·cm2（VG=15V）。与常规金属场板SOI LDMOS相比，比导通电阻降低了49.0%。
Claims (10)
1.一种具有结型场板的SOI功率LDMOS器件，包括纵向自下而上的衬底层（1）、介质埋层（2）和有源层（3）；所述有源层（3）为第一导电类型掺杂半导体，其中具有：第一导电类型掺杂半导体的漏区（7c）、第一导电类型掺杂半导体的源区（7b）、第二导电类型掺杂半导体体区（6）、第二导电类型掺杂半导体体接触区（7a）；所述第二导电类型掺杂半导体体区（6）位于有源层（3）表面的一侧，所述第一导电类型掺杂半导体的源区（7b）和第二导电类型掺杂半导体体接触区（7a）相邻并位于第二导电类型掺杂半导体体区（6）表面，第一导电类型掺杂半导体的源区（7b）和第二导电类型掺杂半导体体接触区（7a）的共同引出端为源电极（S）；所述第一导电类型掺杂半导体的漏区（7c）位于有源层（3）表面的另一侧，其引出端为漏电极（D）；第一导电类型掺杂半导体的漏区（7c）与第二导电类型掺杂半导体体区（6）之间的有源层（3）为漂移区（4）；器件还包括绝缘栅结构（8），所述绝缘栅结构（8）由绝缘栅介质（8a）和导电材料（8b）构成，其中绝缘栅介质（8a）与第一导电类型掺杂半导体的源区（7b）、第二导电类型掺杂半导体体区（6）和漂移区（4）均接触，而导电材料（8b）则通过绝缘栅介质（8a）与第一导电类型掺杂半导体的源区（7b）、第二导电类型掺杂半导体体区（6）和漂移区（4）相隔离；所述漂移区（4）表面具有结型场板结构，所述结型场板结构包括场介质层（9b）和半导体结型场板，其中场介质层（9b）位于漂移区（4）表面，而半导体结型场板位于场介质层（9b）表面；所述场介质层（9b）材料为介电常数高于3.9的高K介质材料，所述半导体结型场板包括与器件高电位电极相接触的第一导电类型半导体欧姆接触区（10b），与器件低电位电极相接触的第二导电类型半导体欧姆接触区（10a），第一导电类型半导体欧姆接触区（10b）和第二导电类型半导体欧姆接触区（10a）之间为第二导电类型掺杂半导体高阻区（11）。
2.根据权利要求1所述的具有结型场板的SOI功率LDMOS器件，其特征在于，所述绝缘栅结构（8）为平面栅结构。
3.根据权利要求1所述的具有结型场板的SOI功率LDMOS器件，其特征在于，所述绝缘栅结构（8）为槽栅结构。
4.根据权利要求1、2或3所述的具有结型场板的SOI功率LDMOS器件，其特征在于，所述有源层（3）与介质埋层（2）之间还具有第一导电类型半导体掺杂的缓冲层（14）。
5.根据权利要求1、2、3或4所述的具有结型场板的SOI功率LDMOS器件，其特征在于，所述第一导电类型掺杂半导体的漏区（7c）外围的漂移区（4）中还具有第一导电类型半导体掺杂的阱区（15），所述第一导电类型半导体掺杂的阱区（15）的掺杂浓度介于漂移区（4）和第一导电类型掺杂半导体的漏区（7c）的掺杂浓度之间。
6.根据权利要求1至5之任一项所述具有结型场板的SOI功率LDMOS器件，其特征在于，所述第二导电类型掺杂半导体高阻区（11）为均匀掺杂的高阻区或者是从源端到漏端横向变掺杂的高阻区。
7.根据权利要求6所述的具有结型场板的SOI功率LDMOS器件，其特征在于，所述第二导电类型掺杂半导体高阻区（11）与第一导电类型半导体欧姆接触区（10b）之间还具有第一导电类型掺杂半导体缓冲区（12）；所述第一导电类型掺杂半导体缓冲区（12）的掺杂浓度低于第一导电类型半导体欧姆接触区（10b）的掺杂浓度。
8.根据权利要求1至7之任一项所述具有结型场板的SOI功率LDMOS器件，其特征在于，所述具有结型场板的SOI功率LDMOS器件为平面对称器件，其对称面为穿过第一导电类型掺杂半导体的漏区（7c）中心且平行于绝缘栅电极（G）和源电极（S）的平面。
9.根据权利要求1至7之任一项所述具有结型场板的SOI功率LDMOS器件，其特征在于，所述具有结型场板的SOI功率LDMOS器件为旋转轴对称器件，其旋转对称轴为穿过第一导电类型掺杂半导体的漏区（7c）中心且垂直于衬底（1）表面所在平面的直线。
10.根据权利要求1至9之任一项所述具有结型场板的SOI功率LDMOS器件，其特征在于，所述半导体结型场板采用多晶半导体或单晶半导体材料制作。
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