CN106952953A - 一种抗总剂量效应的soi mos器件及其制作方法 - Google Patents
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Abstract
本发明提供一种抗总剂量效应的SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区、从纵向两端及底部包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明的抗总剂量效应的SOI MOS器件的制作方法还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
Description
技术领域
本发明属于半导体制造技术领域，涉及一种抗总剂量效应的SOI MOS器件及其制作方法。
背景技术
SOI(Silicon-On-Insulator)是指绝缘体上硅。SOI技术自被发明以来，由于其天然的抗单粒子栓锁效应、寄生电容小、集成度高、功耗低等特点而应用到半导体制作领域。航天电子元器件由于其较体硅具有抗单粒子效应的优势而广泛。
由于航天电子元器件工作环境恶劣，常常受到粒子辐射而导致器件性能影响；其中最常见的是总剂量效应和单粒子效应。由于相对体硅工艺而言，SOI器件在顶层硅和衬底之间添加一层BOX绝缘层，从而彻底地抑制了体硅中容易发生的单粒子栓锁现象；另外，这BOX绝缘层，使得单粒子效应产生的电荷数较少而使得SOI器件在单粒子效应下情况有所缓解。所以，SOI器件的总剂量效应较单粒子效应得到较多关注，也是亟待解决的问题。另一方面，SOI器件的浮体效应也是由于BOX绝缘层而带来的负面影响。
总剂量效应发生时，粒子提供额外能量，使得绝缘体材料某些电子被电离出来，形成电子空穴对，一部分电子和空穴复合后，还有一部分电子空穴对自由移动。在工艺离子注入、退火、刻蚀等步骤中，使得晶格原子失配造成缺陷；在电场作用下，由于电子迁移率较高，不易受其俘获，容易从绝缘材料中释放掉，但空穴较容易被俘获，在电场作用下向绝缘材料和Si材料界面移动，最终形成界面态、固定正电荷；这些电荷使得器件本身阈值电压、漏电发生变化，这种情况下N型MOS管中较为明显。随着工艺节点发展，一般认为当栅氧厚度小于3nm时，总剂量造成栅氧中的积累电荷不足以引发阈值电压、漏电变化，故可以忽略掉。SOI器件中绝缘材料只存在栅氧和场氧两种情况，所以，总剂量效应对SOI MOS器件造成的影响主要通过场氧表现出来。
普通SOI MOS器件由于总剂量效应而引发的漏电可以通过图1a说明，图1a中示出了SOI MOS器件的栅区101、源区102及漏区103，其中，场氧与Si界面产生的电荷导致侧壁漏电和Box漏电。图1a中还示出了部分漏电流Ia及Ia’。为了更好说明其漏电情况，请参阅图1b，其显示为图1a所示结构的A-A’向剖面图的一部分，包括源区102、栅氧104、浅沟槽隔离结构105(Shallow Trench Insulation，简称STI)及埋氧层106(BuriedOxide，简称BOX)；如图1b所示，侧壁漏电大致可以分为栅氧与浅沟槽隔离结构接触部分、浅沟槽隔离结构、浅沟槽隔离结构与埋氧层接触部分以及埋氧层接触部分漏电，简称为上边角、侧壁、下边角以及Box漏电。
为了解决总剂量效应导致MOS器件阈值电压变化以及漏电增加情况，通常使用H型栅结构来进行加固，如图2a所示：在H栅的两端形成的重掺杂P型区与栅氧下面的P型体区相连。因为H栅两端的体接触区107部分改为重掺杂P型区，而非绝缘体材料，从而抑制总剂量效应带来的电荷积累，使得漏电减少。请参阅图2b，显示为图2a所示结构的B-B’向剖面图的一部分，其中，H栅对应的漏电主要为Box漏电以及少量的下边角漏电。虽然H栅可以解决上边角以及侧壁漏电和大部分下边角漏电问题，但是其Box漏电以及少量的下边角漏电情况仍然存在；并且其器件面积大大增加。
因此，如何提供一种SOI MOS器件及其制作方法，在保证不增加芯片面积的前提下有效抑制SOI器件的总剂量效应，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种抗总剂量效应的SOIMOS器件及其制作方法，用于解决现有技术中SOI MOS器件由于总剂量效应导致漏电增加的问题。
为实现上述目的及其他相关目的，本发明提供一种抗总剂量效应的SOI MOS器件，包括背衬底、位于所述背衬底上的绝缘埋层、位于所述绝缘埋层上的有源区以及包围所述有源区的浅沟槽隔离结构；其中：
所述有源区包括栅区、位于所述栅区下的体区、分别位于所述体区横向两端的加固源区和第一导电类型漏区以及位于所述加固源区上部的第一硅化物；
所述加固源区包括重掺杂第一导电类型区、重掺杂第二导电类型区以及浅第一导电类型区，其中，所述重掺杂第二导电类型区包围所述重掺杂第一导电类型区的纵向两端及底部，且所述重掺杂第一导电类型区与重掺杂第二导电类型区均与所述第一硅化物相接触；所述浅第一导电类型区的横向两端分别与所述第一硅化物和所述体区上部相接触。
可选地，所述第一导电类型漏区上部形成有第二硅化物。
可选地，所述栅区上部形成有第三硅化物。
可选地，所述硅化物选自硅化钴及硅化钛中的任意一种。
可选地，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极。
可选地，所述栅区周围设有侧墙隔离结构。
本发明还提供一种抗总剂量效应的SOI MOS器件的制作方法，包括如下步骤：
S1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，隔离出有源区；
S2：在所述有源区上制作栅区；
S3：分别定义所述栅区两侧的所述有源区为加固源区及第一导电类型漏区，对所述加固源区及第一导电类型漏区上部进行第一导电类型掺杂，形成浅第一导电类型区，然后在所述栅区周围形成覆盖部分所述浅第一导电类型区的侧墙隔离结构；
S4：对所述加固源区的纵向中间段下部进行第二导电类型重掺杂，形成第一重掺杂第二导电类型区；对所述加固源区位于所述第一重掺杂第二导电类型区上方的区域进行第一导电类型重掺杂，形成重掺杂第一导电类型区；对所述加固源区的纵向两端进行第二导电类型重掺杂，分别形成第二重掺杂第二导电类型区及第三重掺杂第二导电类型区；其中，第二重掺杂第二导电类型区、所述第一重掺杂第二导电类型区及第三重掺杂第二导电类型区依次相连，包围所述重掺杂第一导电类型区的的纵向两端及底部；
S5：在所述加固源区上形成金属层，并热处理使所述金属与其下的Si材料反应，生成第一硅化物，所述第一硅化物与所述重掺杂第二导电类型区及所述重掺杂第一导电类型区均相接触。
可选地，于所述步骤S4中，对所述第一重掺杂第二导电类型区上方进行第一导电类型重掺杂时，同时对所述第一导电类型漏区未被所述侧墙隔离结构覆盖的区域进行第一导电类型重掺杂。
可选地，于所述步骤S4中，采用一道在所述加固源区纵向中间段设有开口的掩膜版，经由该掩膜版垂直地进行重掺杂第二导电类型离子注入，得到所述第一重掺杂第二导电类型区。
可选地，所述第二导电类型离子的注入浓度范围是1E15-9E15/cm2。
可选地，于所述步骤S5中，所述热处理的温度范围是700-900℃，时间为50-70秒。
可选地，于所述步骤S5中，分别在第一导电类型漏区上部及所述栅区上部形成第二硅化物及第三硅化物。
如上所述，本发明的抗总剂量效应的SOI MOS器件及其制作方法，具有以下有益效果：所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区、从纵向两端及底部包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
附图说明
图1a显示为现有技术中普通SOI MOS器件的俯视结构图。
图1b显示为图1a所示结构的A-A’向剖面图。
图2a显示为现有技术中的H栅SOI MOS器件的俯视结构图。
图2b显示为图2a所示结构的B-B’向剖面图。
图3a显示为本发明的抗总剂量效应的SOI MOS器件的俯视结构图。
图3b-图3d分别显示为图3a所示结构的C-C’向、D-D’向及E-E’向剖面图。
图4a-4g显示为本发明的抗总剂量效应的SOI MOS器件的制作方法中各步骤所呈现的剖面结构图。
元件标号说明
101 栅区
102 源区
103 漏区
104 栅氧
105 浅沟槽隔离结构
106 埋氧层
107 体接触区
201 栅区
2011 栅介质层
2012 栅极
202 加固源区
2021 重掺杂第一导电类型区
2022 重掺杂第二导电类型区
2022’ 第一重掺杂第二导电类型区
2022” 第二重掺杂第二导电类型区
2023 浅第一导电类型区
203 第一导电类型漏区
204 背衬底
205 绝缘埋层
206 浅沟槽隔离结构
207 体区
208 第一硅化物
209 侧墙隔离结构
210 第二硅化物
211 第三硅化物
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3a至图4g。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种抗总剂量效应的SOI MOS器件，请参阅图3a至图3d，分别显示为所述抗总剂量效应的SOI MOS器件的俯视图及C-C’向、D-D’向、E-E’向剖面图。如图所示，该抗总剂量效应的SOI MOS器件包括背衬底204、位于所述背衬底204上的绝缘埋层205、位于所述绝缘埋层205上的有源区以及包围所述有源区的浅沟槽隔离结构206；其中：
所述有源区包括栅区201、位于所述栅区201下的体区207、分别位于所述体区207横向两端的加固源区202和第一导电类型漏区203以及位于所述加固源区202上部的第一硅化物208。本实施例中，所述第一导电类型以N型为例，相应的，下面所述第二导电类型为P型，当然，在另一实施例中，反之亦然。
需要指出的是，为了清楚显示各重掺杂区之间的相对位置关系，图3a中未示出浅沟槽隔离结构206及所述第一硅化物208。
具体的，所述背衬底204包括但不限于Si、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底204采用第二导电类型Si衬底，所述绝缘埋层205采用二氧化硅。
所述栅区201包括形成于所述体区207上的栅介质层211以及位于所述栅介质层2011上的栅极2012。作为示例，所述栅极2012采用多晶硅材料，且所述栅区201周围设有侧墙隔离结构209。所述侧墙隔离结构209将所述浅第一导电类型区2023及所述第一导电类型漏区203中的浅第一导电类型区(未标号)部分覆盖。
所述第一硅化物208的材料包括但不限于硅化钴、硅化钛等导电硅化物，其与所述重掺杂第一导电类型区2021及重掺杂第二导电类型区2022形成欧姆接触。作为示例，所述第一导电类型漏区203上部还形成有第二硅化物210，所述栅区201上部还形成有第三硅化物211，用于降低漏极及栅极与引出电极之间的接触电阻。
特别的，本发明中，所述加固源区202包括重掺杂第一导电类型区2021、重掺杂第二导电类型区2022以及浅第一导电类型区2023，其中，所述重掺杂第二导电类型区2022包围所述重掺杂第一导电类型区2021的纵向两端及底部，且所述重掺杂第一导电类型区2021与重掺杂第二导电类型区2022均与所述第一硅化物208相接触；所述浅第一导电类型区2023的横向两端分别与所述第一硅化物208和所述体区207上部相接触。
本发明的抗总剂量效应的SOI MOS器件中，所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区2021、从纵向两端及底部包围所述重掺杂第一导电类型区2021的重掺杂第二导电类型区2022以及浅第一导电类型区2023组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点。
此外，本发明中，所述第一硅化物208不仅可以降低接触电阻，还可以将所述重掺杂第二导电类型区2022连接至低电平，由于所述重掺杂第二导电类型区2022与所述体区207接触，使得体区积累的空穴得以释放，从而使得本发明的SOI MOS器件在有效抑制总剂量效应的同时，还可以有效抑制浮体效应。
实施例二
本发明还提供一种抗总剂量效应的SOI MOS器件的制作方法，包括如下步骤：
首先执行步骤S1：如图4a所示，提供一自下而上依次包括背衬底204、绝缘埋层205及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构206，隔离出有源区。
作为示例，所述背衬底204及所述顶层硅均采用P型Si。
然后执行步骤S2：如图4b所示，在所述有源区上制作栅区201。
具体的，所述栅区201包括栅介质层211以及位于所述栅介质层2011上的栅极2012。本实施例中，所述栅极2012采用多晶硅材料。
接着执行步骤S3：如图4c所示，分别定义所述栅区两侧的所述有源区为加固源区及第一导电类型漏区，对所述加固源区及第一导电类型漏区上部进行第一导电类型掺杂，形成浅第一导电类型区。此处，所述第一导电类型为N型，相应的，下面所述第二导电类型为P型；当然在其它实施例中，反之亦然。
如图4d所示，然后在所述栅区201周围形成覆盖部分所述浅第一导电类型区的侧墙隔离结构209。
再执行步骤S4：如图4e所示，对所述加固源区的纵向中间段下部进行第二导电类型重掺杂，形成第一重掺杂第二导电类型区2022’。
具体的，采用一道在所述加固源区纵向中间段设有开口的掩膜版，经由该掩膜版垂直地进行重掺杂第二导电类型离子注入，得到所述第一重掺杂第二导电类型区2022’。所述第二导电类型离子的注入浓度范围是1E15-9E15/cm2，本实施例中，所述第二导电类型离子的注入浓度采用3E15/cm2。
如图4f所示，通过离子注入的方法，接着对所述加固源区位于所述第一重掺杂第二导电类型区2022’上方的区域进行第一导电类型重掺杂，形成重掺杂第一导电类型区2021。
本实施例中，对所述第一重掺杂第二导电类型区2022’上方进行第一导电类型重掺杂时，同时对所述第一导电类型漏区未被所述侧墙隔离结构209覆盖的区域进行第一导电类型重掺杂，以得到所述第一导电类型漏区203。
如图4g所示，通过离子注入的方法，再对所述加固源区的纵向两端进行第二导电类型重掺杂，分别形成第二重掺杂第二导电类型区2022”及第三重掺杂第二导电类型区；其中，第二重掺杂第二导电类型区2022”、所述第一重掺杂第二导电类型区2022’及第三重掺杂第二导电类型区依次相连，包围所述重掺杂第一导电类型区2021的的纵向两端及底部。所述第一、第二、第三重掺杂第二导电类型区、所述重掺杂第一导电类型区2021及所述浅第一导电类型区2023共同构成所述加固源区202，所述第一导电类型漏区203与所述加固源区202之间的有源区构成体区207。图3a示出了所述加固源区、栅区极第一导电类型漏区的俯视图。
最后执行步骤S5：如图3b及3c所示，在所述加固源区202上形成金属层，并热处理使所述金属与其下的Si材料反应，生成第一硅化物208，所述第一硅化物208与所述重掺杂第二导电类型区2022及所述重掺杂第一导电类型区2021均相接触。
具体的，所述金属层的材料包括但不限于Co、Ti等材料，从而得到硅化钴或硅化钛等导电金属硅化物。作为示例，所述热处理采用炉管退火工艺，所述热处理的温度范围是700-900℃，时间为50-70秒，本步骤中，还分别在第一导电类型漏区203上部及所述栅区201上部形成第二硅化物210及第三硅化物211，以降低所述第一导电类型漏区203及所述栅极2012与金属电极之间的接触电阻。
本步骤中，在所述重掺杂第一导电类型区2021的底部形成了与所述绝缘埋层205相接触的重掺杂第二导电类型层、在所述重掺杂第一导电类型区2021的纵向两端形成了与所述浅沟槽隔离结构206相接触的重掺杂第二导电类型层，所述重掺杂第二导电类型层可有效阻断BOX与Si材料界面、浅沟槽隔离结构与Si材料界面的漏电通道，从而有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点。
此外，由于所述重掺杂第二导电类型区2022还与所述体区207接触，使得体区积累的空穴也得以释放，从而使得本发明的SOI MOS器件在有效抑制总剂量效应的同时，还可以有效抑制浮体效应。
综上所述，本发明的抗总剂量效应的SOI MOS器件及其制作方法，具有以下有益效果：所述SOI MOS器件的源区采用加固源区，其结构由中上部分的重掺杂第一导电类型区、从纵向两端及底部包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种抗总剂量效应的SOI MOS器件，包括背衬底、位于所述背衬底上的绝缘埋层、位于所述绝缘埋层上的有源区以及包围所述有源区的浅沟槽隔离结构；其特征在于：
所述有源区包括栅区、位于所述栅区下的体区、分别位于所述体区横向两端的加固源区和第一导电类型漏区以及位于所述加固源区上部的第一硅化物；
所述加固源区包括重掺杂第一导电类型区、重掺杂第二导电类型区以及浅第一导电类型区，其中，所述重掺杂第二导电类型区包围所述重掺杂第一导电类型区的纵向两端及底部，且所述重掺杂第一导电类型区与重掺杂第二导电类型区均与所述第一硅化物相接触；所述浅第一导电类型区的横向两端分别与所述第一硅化物和所述体区上部相接触。
2.根据权利要求1所述的抗总剂量效应的SOI MOS器件，其特征在于：所述第一导电类型漏区上部形成有第二硅化物。
3.根据权利要求1所述的抗总剂量效应的SOI MOS器件，其特征在于：所述栅区上部形成有第三硅化物。
4.根据权利要求1、2或3所述的抗总剂量效应的SOI MOS器件，其特征在于：所述硅化物选自硅化钴及硅化钛中的任意一种。
5.根据权利要求1所述的抗总剂量效应的SOI MOS器件，其特征在于：所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。
6.根据权利要求1所述的抗总剂量效应的SOI MOS器件，其特征在于：所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极。
7.根据权利要求6所述的抗总剂量效应的SOI MOS器件，其特征在于：所述栅区周围设有侧墙隔离结构。
8.一种抗总剂量效应的SOI MOS器件的制作方法，其特征在于，包括如下步骤：
S1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，隔离出有源区；
S2：在所述有源区上制作栅区；
S3：分别定义所述栅区两侧的所述有源区为加固源区及第一导电类型漏区，对所述加固源区及第一导电类型漏区上部进行第一导电类型掺杂，形成浅第一导电类型区，然后在所述栅区周围形成覆盖部分所述浅第一导电类型区的侧墙隔离结构；
S4：对所述加固源区的纵向中间段下部进行第二导电类型重掺杂，形成第一重掺杂第二导电类型区；对所述加固源区位于所述第一重掺杂第二导电类型区上方的区域进行第一导电类型重掺杂，形成重掺杂第一导电类型区；对所述加固源区的纵向两端进行第二导电类型重掺杂，分别形成第二重掺杂第二导电类型区及第三重掺杂第二导电类型区；其中，第二重掺杂第二导电类型区、所述第一重掺杂第二导电类型区及第三重掺杂第二导电类型区依次相连，包围所述重掺杂第一导电类型区的的纵向两端及底部；
S5：在所述加固源区上形成金属层，并热处理使所述金属与其下的Si材料反应，生成第一硅化物，所述第一硅化物与所述重掺杂第二导电类型区及所述重掺杂第一导电类型区均相接触。
9.根据权利要求8所述的抗总剂量效应的SOI MOS器件的制作方法，其特征在于：于所述步骤S4中，对所述第一重掺杂第二导电类型区上方进行第一导电类型重掺杂时，同时对所述第一导电类型漏区未被所述侧墙隔离结构覆盖的区域进行第一导电类型重掺杂。
10.根据权利要求8所述的抗总剂量效应的SOI MOS器件的制作方法，其特征在于：于所述步骤S4中，采用一道在所述加固源区纵向中间段设有开口的掩膜版，经由该掩膜版垂直地进行重掺杂第二导电类型离子注入，得到所述第一重掺杂第二导电类型区。
11.根据权利要求10所述的抗总剂量效应的SOI MOS器件的制作方法，其特征在于：所述第二导电类型离子的注入浓度范围是1E15-9E15/cm2。
12.根据权利要求8所述的抗总剂量效应的SOI MOS器件的制作方法，其特征在于：于所述步骤S5中，所述热处理的温度范围是700-900℃，时间为50-70秒。
13.根据权利要求8所述的抗总剂量效应的SOI MOS器件的制作方法，其特征在于：于所述步骤S5中，分别在第一导电类型漏区上部及所述栅区上部形成第二硅化物及第三硅化物。
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