CN107516676A - 一种基于soi的mos器件结构及其制作方法 - Google Patents
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Abstract
本发明提供一种基于SOI的MOS器件结构及其制作方法，所述结构包括背衬底、绝缘埋层、有源区以及浅沟槽隔离结构；其中：所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。本发明可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。
Description
技术领域
本发明属于半导体制造技术领域，涉及一种基于SOI的MOS器件结构及其制作方法。
背景技术
SOI(Silicon-On-Insulator)是指绝缘体上硅。SOI技术自被发明以来，由于其天然的抗单粒子栓锁效应、寄生电容小、集成度高、功耗低等特点而应用到半导体制作领域。航天电子元器件由于其较体硅具有抗单粒子效应的优势而广泛。
由于航天电子元器件工作环境恶劣，常常受到粒子辐射而导致器件性能影响；其中最常见的是总剂量效应和单粒子效应。由于相对体硅工艺而言，SOI器件在顶层硅和衬底之间添加一层BOX绝缘层，从而彻底地抑制了体硅中容易发生的单粒子栓锁现象；另外，这BOX绝缘层，使得单粒子效应产生的电荷数较少而使得SOI器件在单粒子效应下情况有所缓解。所以，SOI器件的总剂量效应较单粒子效应得到较多关注，也是亟待解决的问题。另一方面，SOI器件的浮体效应也是由于BOX绝缘层而带来的负面影响。
总剂量效应发生时，粒子提供额外能量，使得绝缘体材料某些电子被电离出来，形成电子空穴对，一部分电子和空穴复合后，还有一部分电子空穴对自由移动。在工艺离子注入、退火、刻蚀等步骤中，使得晶格原子失配造成缺陷；在电场作用下，由于电子迁移率较高，不易受其俘获，容易从绝缘材料中释放掉，但空穴较容易被俘获，在电场作用下向绝缘材料和Si材料界面移动，最终形成界面态、固定正电荷；这些电荷使得器件本身阈值电压、漏电发生变化，这种情况下N型MOS管中较为明显。随着工艺节点发展，一般认为当栅氧厚度小于3nm时，总剂量造成栅氧中的积累电荷不足以引发阈值电压、漏电变化，故可以忽略掉。SOI器件中绝缘材料只存在栅氧和场氧两种情况，所以，总剂量效应对SOI MOS器件造成的影响主要通过场氧表现出来。
普通SOI MOS器件由于总剂量效应而引发的漏电可以通过图1说明，图1中示出了SOI MOS器件的栅区101、源区102及漏区103，其中，场氧与Si界面产生的电荷导致侧壁漏电和Box漏电。图1中还示出了部分漏电流Ia及Ia’。为了更好说明其漏电情况，请参阅图2，其显示为图1所示结构的A-A向剖面漏电图，包括源区102、栅氧104、浅沟槽隔离结构105(Shallow Trench Insulation，简称STI)及埋氧层106(Buried Oxide，简称BOX)；如图2所示，侧壁漏电大致可以分为栅氧与浅沟槽隔离结构接触部分、浅沟槽隔离结构、浅沟槽隔离结构与埋氧层接触部分以及埋氧层接触部分漏电，简称为上边角、侧壁、下边角以及Box漏电。
为了解决总剂量效应导致MOS器件阈值电压变化以及漏电增加情况，通常使用H型栅结构来进行加固，如图3所示：在H栅的两端形成的重掺杂P型区与栅氧下面的P型体区相连。因为H栅两端的体接触区107部分改为重掺杂P型区，而非绝缘体材料，从而抑制了总剂量效应带来的电荷积累，使得漏电减少。请参阅图4，显示为图3所示结构的B-B向剖面漏电图，其中，H栅对应的漏电主要为Box漏电以及少量的下边角漏电。虽然H栅可以解决上边角以及侧壁漏电和大部分下边角漏电问题，但是其Box漏电以及少量的下边角漏电情况仍然存在；并且其器件面积大大增加。
现有技术中还提供了一种解决方案，其在源区的部分区域中形成体接触区，这种方案虽然不会增加器件面积，但是由于源区面积的减小，使得SOI MOS器件的驱动能力有所下降，并且Box漏电的情况仍然存在。
因此，如何提供一种基于SOI的MOS器件结构及其制作方法，在有效抑制SOI MOS器件的总剂量效应的同时，保证器件的驱动能力，并且尽量减少器件面积的增加，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI的MOS器件结构及其制作方法，用于解决现有技术中SOI MOS器件由于总剂量效应导致漏电增加的问题。
为实现上述目的及其他相关目的，本发明提供一种基于SOI的MOS器件结构，包括背衬底、位于所述背衬底上的绝缘埋层、位于所述绝缘埋层上的有源区以及包围所述有源区的浅沟槽隔离结构；其中：
所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；
所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。
可选地，所述体接触区两端均沿所述栅区的弯折角外侧区域弯折，形成“L”型弯折角。
可选地，所述源区的纵向宽度大于或等于所述漏区的纵向宽度。
可选地，所述MOS器件为PMOS晶体管，所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述MOS器件为NMOS晶体管，所述第一导电类型为N型，所述第二导电类型为P型。
可选地，所述栅区、源区、漏区及体接触区上部均形成有金属硅化物。
可选地，所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极，且所述栅区周围设有侧墙隔离结构。
本发明还提供一种基于SOI的MOS器件结构的制作方法，包括如下步骤：
S1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，隔离出有源区；
S2：在所述有源区上制作MOS器件的栅区；所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述栅区下方的有源区构成MOS器件的体区；
S3：在所述有源区中制作MOS器件的第一导电类型源区、第一导电类型漏区及第二导电类型体接触区；其中，所述源区及漏区分别位于所述体区的横向第一侧与横向第二侧；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。
可选地，通过对所述有源区预设位置进行掺杂得到所述源区、漏区及体接触区。
可选地，于所述步骤S3中，在形成源漏区的浅掺杂区之后，首先形成所述体接触区两端部分的下层及所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区两端部分的上层。
可选地，于所述步骤S3中，在形成源漏区的浅掺杂区之后，首先形成所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区的两端部分。
可选地，还包括步骤S4：在所述栅区、源区、漏区及体接触区上形成金属层，并热处理使所述金属与其下的Si材料反应，生成金属硅化物。
可选地，所述体接触区两端均沿所述栅区的弯折角外侧区域弯折，形成“L”型弯折角。
可选地，所述源区的纵向宽度大于或等于所述漏区的纵向宽度。
可选地，所述MOS器件为PMOS晶体管，所述第一导电类型为P型，所述第二导电类型为N型。
可选地，所述MOS器件为NMOS晶体管，所述第一导电类型为N型，所述第二导电类型为P型。
可选地，所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极，且所述栅区周围设有侧墙隔离结构。
如上所述，本发明的基于SOI的MOS器件结构及其制作方法，具有以下有益效果：本发明的基于SOI的MOS器件结构的栅区两端均呈“L”型弯折，体接触区与所述体区接触，并包围所述源区的纵向两端及底部。相对于传统H型栅SOI MOS器件，本发明的SOI MOS器件有效减少了器件面积，同时可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明的基于SOI的MOS器件结构的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
附图说明
图1显示为现有技术中普通SOI MOS器件的俯视结构图。
图2显示为图1所示结构的A-A向剖面漏电图。
图3显示为现有技术中的H栅SOI MOS器件的俯视结构图。
图4显示为图3所示结构的B-B向剖面漏电图。
图5-图6显示为本发明的基于SOI的MOS器件结构的俯视图。
图7-图11分别显示为图5所示结构的C-C向、D-D向、E-E向及F-F向剖面图。
图12-图20显示为本发明的基于SOI的MOS器件结构的制作方法各步骤所呈现的剖面结构图。
图21显示为本发明的基于SOI的MOS器件结构的漏电图。
元件标号说明
101 栅区
102 源区
103 漏区
104 栅氧
105 浅沟槽隔离结构
106 埋氧层
107 体接触区
201 栅区
2011 栅介质层
2012 栅极
202 源区
203 漏区
204 体接触区
205 背衬底
206 绝缘埋层
207 浅沟槽隔离结构
208 体区
209 金属硅化物
210 侧墙隔离结构
211 浅N型区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图5至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种基于SOI的MOS器件结构，请参阅图5至图11，分别显示为所述基于SOI的MOS器件结构的俯视图及C-C向、D-D向、E-E向、F-F向剖面图。如图所示，所述基于SOI的MOS器件结构包括背衬底205、位于所述背衬底205上的绝缘埋层206、位于所述绝缘埋层206上的有源区以及包围所述有源区的浅沟槽隔离结构207；其中：
所述有源区中形成有MOS器件，所述MOS器件包括栅区201、位于所述栅区201下的体区208、位于所述体区208横向第一侧的第一导电类型源区202及位于所述体区208横向第二侧的的第一导电类型漏区203；其中：所述栅区201两端均向其横向第二侧方向延伸，形成“L”型弯折角；
所述有源区还包括第二导电类型体接触区204；所述体接触区204与所述体区208接触，并包围所述源区202的纵向两端及底部；所述体接触区204的掺杂浓度大于所述体区208的掺杂浓度。
需要指出的是，本发明中，与晶体管源漏方向平行称之为“横向”，与晶体管源漏方向垂直称之为“纵向”。
本实施例中，所述MOS器件以NMOS晶体管为例，所述第一导电类型为N型，所述第二导电类型为P型。在另一实施例中，所述MOS器件也可以为PMOS晶体管，相应的，所述第一导电类型为P型，所述第二导电类型为N型。
具体的，所述背衬底205包括但不限于Si、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底205采用P型Si衬底，所述绝缘埋层206采用二氧化硅。
所述栅区201包括形成于所述体区208上的栅介质层2011以及位于所述栅介质层2011上的栅极2012，且所述栅区201周围设有侧墙隔离结构210，NMOS晶体管源漏区的浅N型区211位于所述侧墙隔离结构210下方。
作为示例，所述栅极2012采用多晶硅材料。
作为示例，所述栅区201、源区202、漏区203及体接触区204上部均形成有金属硅化物209。所述金属硅化物209的材料包括但不限于硅化钴、硅化钛等导电硅化物，其与所述栅区201、源区202、漏区203及体接触区204形成欧姆接触，用于降低所述栅区201、源区202、漏区203及体接触区204与引出电极之间的接触电阻。
需要指出的是，为了清楚显示各掺杂区之间的相对位置关系，图5及图6所示的俯视图中未示出浅沟槽隔离结构207及所述金属硅化物209。
特别的，如图5及图6所示的俯视图，所述栅区201两端均向其横向第二侧方向延伸，形成“L”型弯折角。相对于传统H型栅，本发明中所述栅区201两端仅向一侧弯折，可以有效降低器件面积，并且不会影响体接触区204的布置。
需要指出的是，所述栅区201两端的弯折长度可以根据布图的需要进行调整，例如图8所示的D-D向剖面图，所述栅区201两端的弯折长度与体区两端的宽度一致；而图9所示的D-D向剖面图，所述栅区201两端的弯折长度大于体区两端的宽度，部分搭到所述浅沟槽隔离结构207上。这两种情况下，器件性能几乎一致。
作为示例，如图5及图6所示的俯视图，所述体接触区204两端均沿所述栅区的弯折角外侧区域弯折，也形成“L”型弯折角。这样的设置可以增大所述体接触区204与所述体区208纵向两端的接触，使得体区积累的空穴得以有效释放，从而更加有效的抑制浮体效应。
特别的，本发明的基于SOI的MOS器件结构中，所述体接触区204包围所述源区202的纵向两端及底部。图11显示为图5所示结构的F-F向剖面图，图21显示了本发明的基于SOI的MOS器件结构的漏电图，可见，由于所述体接触区204包围所述源区202的纵向两端(与晶体管源漏方向垂直称之为“纵向”)及底部，有效阻断BOX与Si材料界面、浅沟槽隔离结构与Si材料界面的漏电通道，从而有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，消除了传统抗总剂量加固结构无法全面抑制总剂量效应的缺点。
进一步的，由于源区202有效宽度未改变，因此本发明的基于SOI的MOS器件结构在全面抑制总剂量效应导致的漏电的同时，不会损失器件的驱动能力。
作为示例，所述源区202的纵向宽度大于或等于所述漏区203的纵向宽度。图5显示为所述源区202的纵向宽度等于所述漏区203的纵向宽度的情形，图6显示为所述源区202的纵向宽度大于所述漏区203的纵向宽度的情形。
本发明的基于SOI的MOS器件结构的栅区两端均呈“L”型弯折，体接触区与所述体区接触，并包围所述源区的纵向两端及底部。相对于传统H型栅SOI MOS器件，本发明的SOIMOS器件有效减少了器件面积，同时可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。
实施例二
本发明还提供一种基于SOI的MOS器件结构的制作方法，包括如下步骤：
首先执行步骤S1：如图12所示，提供一自下而上依次包括背衬底205、绝缘埋层206及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构207，隔离出有源区。
作为示例，所述背衬底205及所述顶层硅均采用P型Si。
然后执行步骤S2：如图13所示，在所述有源区上制作MOS器件的栅区201；所述栅区201两端均向其横向第二侧方向延伸，形成“L”型弯折角(如图5或图6所示)；所述栅区201下方的有源区构成MOS器件的体区。
具体的，所述栅区201包括栅介质层2011以及位于所述栅介质层2011上的栅极2012。本实施例中，所述栅极2012采用多晶硅材料。
特别的，如图5及图6所示的俯视图，所述栅区201两端均向其横向第二侧方向延伸，形成“L”型弯折角。相对于传统H型栅，本发明中所述栅区201两端仅向一侧弯折，可以有效降低器件面积，并且不会影响体接触区204的布置。
需要指出的是，所述栅区201两端的弯折长度可以根据布图的需要进行调整，例如图8所示的D-D向剖面图，所述栅区201两端的弯折长度与体区两端的宽度一致；而图9所示的D-D向剖面图，所述栅区201两端的弯折长度大于体区两端的宽度，部分搭到所述浅沟槽隔离结构207上。这两种情况下，器件性能几乎一致。
接着执行步骤S3：如图14-图20所示，在所述有源区中制作MOS器件的第一导电类型源区202、第一导电类型漏区203及第二导电类型体接触区204；其中，所述源区202及漏区203分别位于所述体区的横向第一侧与横向第二侧；所述体接触区204与所述体区接触，并包围所述源区202的纵向两端及底部；所述体接触区204的掺杂浓度大于所述体区的掺杂浓度。
本实施例中，所述MOS器件以NMOS晶体管为例，所述第一导电类型为N型，所述第二导电类型为P型。在另一实施例中，所述MOS器件也可以为PMOS晶体管，相应的，所述第一导电类型为P型，所述第二导电类型为N型。
具体的，通过对所述有源区预设位置进行掺杂得到所述源区202、漏区203及体接触区204。
作为示例，如图5及图6所示的俯视图，所述体接触区204两端均沿所述栅区的弯折角外侧区域弯折，也形成“L”型弯折角。这样的设置可以增大所述体接触区204与所述体区208纵向两端的接触，使得体区积累的空穴得以有效释放，从而更加有效的抑制浮体效应。
需要指出的是，所述源区202、漏区203及体接触区204各个部分的掺杂顺序可以根据需要进行调整，此处不应过分限制本发明的保护范围。
作为一种示例，在形成源漏区的浅掺杂区之后，首先形成所述体接触区两端部分的下层及所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区两端部分的上层。
具体的，如图14所示，通过掺杂在源漏区定义区域的上部形成源漏区的浅N型区211。
如图15所示，在所述栅区201周围形成覆盖部分所述浅N型区的侧墙隔离结构210。
如图16及图17所示，通过离子注入形成所述体接触区两端部分的下层及所述体接触区的中间部分。如图16所示，该中间部分位于顶层硅的下部，并与所述绝缘埋层206接触。如图17所示，该两端部分的下层于顶层硅的下部，并与所述绝缘埋层206接触。
如图18所示，在所述体接触区204中间部分的上方形成所述源区202。本实施例中，在通过离子注入形成所述源区202的同时形成所述漏区203。
如图19所示，最后形成所述体接触区204两端部分的上层。
作为另一种示例，在形成源漏区的浅掺杂区之后，首先形成所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区的两端部分。
具体的，如图14所示，通过掺杂在源漏区定义区域的上部形成源漏区的浅N型区211。
如图15所示，在所述栅区201周围形成覆盖部分所述浅N型区的侧墙隔离结构210。
如图16所示，通过离子注入形成所述体接触区的中间部分，该中间部分位于顶层硅的下部，并与所述绝缘埋层206接触。
如图18所示，在所述体接触区204中间部分的上方形成所述源区202。本实施例中，在通过离子注入形成所述源区202的同时形成所述漏区203。
作为示例，所述源区202的纵向宽度大于或等于所述漏区203的纵向宽度。图5显示为所述源区202的纵向宽度等于所述漏区203的纵向宽度的情形，图6显示为所述源区202的纵向宽度大于所述漏区203的纵向宽度的情形。
如图20所示，最后形成所述体接触区204的两端部分，该两端部分与所述绝缘埋层206接触。
当然，在其它实施例中，也可以先形成所述体接触区204的两端部分，再形成所述源区及漏区，此处不应过分限制本发明的保护范围。
图21显示了本发明形成的基于SOI的MOS器件结构的漏电图，可见，由于所述体接触区204包围所述源区202的纵向两端(与晶体管源漏方向垂直称之为“纵向”)及底部，有效阻断BOX与Si材料界面、浅沟槽隔离结构与Si材料界面的漏电通道，从而有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，消除了传统抗总剂量加固结构无法全面抑制总剂量效应的缺点。并且由于源区202有效宽度未改变，因此本发明的基于SOI的MOS器件结构在全面抑制总剂量效应导致的漏电的同时，不会损失器件的驱动能力。
进一步的，本发明的基于SOI的MOS器件结构的制作方法还包括步骤S4：如图7所示，在所述栅区201、源区202、漏区203及体接触区204上形成金属层，并热处理使所述金属与其下的Si材料反应，生成金属硅化物209。
具体的，所述金属层的材料包括但不限于Co、Ti等材料，从而得到硅化钴或硅化钛等导电金属硅化物。作为示例，所述热处理采用炉管退火工艺，所述热处理的温度范围是700-900℃，时间为50-70秒。
所述金属硅化物209与所述栅区201、源区202、漏区203及体接触区204形成欧姆接触，可以降低所述栅区201、源区202、漏区203及体接触区204与引出电极(未示出)之间的接触电阻。
本发明的基于SOI的MOS器件结构的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
综上所述，本发明的基于SOI的MOS器件结构的栅区两端均呈“L”型弯折，体接触区与所述体区接触，并包围所述源区的纵向两端及底部。相对于传统H型栅SOI MOS器件，本发明的SOI MOS器件有效减少了器件面积，同时可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明的基于SOI的MOS器件结构的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (17)
1.一种基于SOI的MOS器件结构，包括背衬底、位于所述背衬底上的绝缘埋层、位于所述绝缘埋层上的有源区以及包围所述有源区的浅沟槽隔离结构；其特征在于：
所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；
所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。
2.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述体接触区两端均沿所述栅区的弯折角外侧区域弯折，形成“L”型弯折角。
3.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述源区的纵向宽度大于或等于所述漏区的纵向宽度。
4.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述MOS器件为PMOS晶体管，所述第一导电类型为P型，所述第二导电类型为N型。
5.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述MOS器件为NMOS晶体管，所述第一导电类型为N型，所述第二导电类型为P型。
6.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述栅区、源区、漏区及体接触区上部均形成有金属硅化物。
7.根据权利要求1所述的基于SOI的MOS器件结构，其特征在于：所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极，且所述栅区周围设有侧墙隔离结构。
8.一种基于SOI的MOS器件结构的制作方法，其特征在于，包括如下步骤：
S1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，隔离出有源区；
S2：在所述有源区上制作MOS器件的栅区；所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述栅区下方的有源区构成MOS器件的体区；
S3：在所述有源区中制作MOS器件的第一导电类型源区、第一导电类型漏区及第二导电类型体接触区；其中，所述源区及漏区分别位于所述体区的横向第一侧与横向第二侧；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。
9.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：通过对所述有源区预设位置进行掺杂得到所述源区、漏区及体接触区。
10.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：于所述步骤S3中，在形成源漏区的浅掺杂区之后，首先形成所述体接触区两端部分的下层及所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区两端部分的上层。
11.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：于所述步骤S3中，在形成源漏区的浅掺杂区之后，首先形成所述体接触区的中间部分，然后在所述体接触区中间部分的上方形成所述源区，最后形成所述体接触区的两端部分。
12.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：还包括步骤S4：在所述栅区、源区、漏区及体接触区上形成金属层，并热处理使所述金属与其下的Si材料反应，生成金属硅化物。
13.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：所述体接触区两端均沿所述栅区的弯折角外侧区域弯折，形成“L”型弯折角。
14.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：所述源区的纵向宽度大于或等于所述漏区的纵向宽度。
15.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：所述MOS器件为PMOS晶体管，所述第一导电类型为P型，所述第二导电类型为N型。
16.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：所述MOS器件为NMOS晶体管，所述第一导电类型为N型，所述第二导电类型为P型。
17.根据权利要求8所述的基于SOI的MOS器件结构的制作方法，其特征在于：所述栅区包括形成于所述体区上的栅介质层以及位于所述栅介质层上的栅极，且所述栅区周围设有侧墙隔离结构。
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