CN108878426B - 静态随机存储单元及其制作方法 - Google Patents

Abstract

本发明提供一种静态随机存储单元及其制作方法，上拉晶体管和下拉晶体管均采用L型栅；可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于8μm²)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力；并且本发明的静态随机存储单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。

Description

静态随机存储单元及其制作方法

技术领域

本发明涉及存储器设计及制作领域，特别是涉及一种静态随机存储单元及其制作方法。

背景技术

随着半导体工艺的发展，晶体管的尺寸已经进入深亚微米，存储模块的规模应性能的要求不断扩大。在航天电子设备工作的环境恶劣，存储器单元饱受各种高能粒子的辐射，而存储单元对高粒子辐射较为敏感。传统的存储器单元一般很难满足抗辐射要求，所以设计者常常在传统单元的基础上加以改进，以提高单元的抗辐射能力。

单粒子效应和总剂量效应是辐射效应中的最常见也是最重要的两种。

单粒子效应是指高能粒子入射到灵敏区(对于体硅器件来讲，灵敏区是指其漏端的反偏PN结；而对于绝缘体上硅器件来讲，是指器件关闭状态时的体区)时，粒子的能量被硅材料吸收，根据固体能带理论，处在价带的电子可以获得能量跃迁到导带，其对应的空穴则在价带内向下跃迁到更高能量的位置，这样电子和空穴都成了自由移动的载流子；由于周围电压施加电场的存在，使得自由移动的载流子做定向移动，形成电流，不过载流子的寿命有限，所以最终形成的电流是瞬态电流；瞬态电流在单元内的回路中造成电压降，使得所存储的数据发生变化，这种由于单个粒子造成存储单元发生逻辑错误的效应叫做单粒子效应。

单粒子加固的方法很多，大多数的思路就是延长反馈回路的时间，降低单粒子造成的影响；如在回路中添加电阻或者添加电容，还有添加电阻和电容构成的RC回路。

虽然在存储单元中引入电阻或者电容等无源器件，可以提高抗单粒子效应，但是电阻的阻值和电容的容值数量级较大，它必须采用额外的工艺来制造出电阻和电容；而且，就算制造出了这些无源器件，但是它的面积也是存储单元无法忍受的，针对SRAM单元，它是致命的影响。

SOI技术自上世纪80年代发明以来，它相对于普通体硅工艺，具有寄生电容小、功耗低、速度快和天然的抗单粒子闩锁(Single-Event-Latchup，SEL)能力，使得SOI技术很适合于工作在片上系统(System-on-Chips，SoC)、低功耗以及抗辐射等场合；另外，静态随机存储器(Static Random Access Memory，SRAM)广泛应用于消费电子、汽车电子、处理器一级缓存和二级缓存中；所以，将SOI技术应用到SRAM设计中，具有一定优势。

根据MOS管体区的耗尽程度，SOI进一步可分为全耗尽(Full-Depleted，FD)SOI和部分耗尽(Partially-Depleted,FD)SOI。针对部分耗尽SOI技术，由于MOS管其体区与源区电学上隔开，导致体区是悬空的；在正常工作时，漏极电势较高，反型沟道的电子从源极运动到漏极时，被电场加速，当运动到被靠近漏体结时，此时因为在电场最强，电子获得了额外的能量，并与晶格上的原子发生碰撞形成电子-空穴对；电子速度快，在很短的时间内被加速到漏极；然而空穴速度相对较慢，沿着电场方向慢慢移动到体区、源区等低电势区域，移动到体区的空穴很容易被源极提供的电子进行复合掉，而移动到体区时，因其电势浮空而使得空穴在体区慢慢积累，直接会影响MOS管的阈值电压，从而使MOS管性能发生变化，这就是浮体效应。另外，PD SOI MOS管中还有寄生三极管效应，是指MOS管的源极、体区以及漏极分别为N、P以及N，类似于三极管中的发射极、基极以及集电极，也就是MOS管寄生一个天然的NPN三极管；这个基极是悬空的。一般地，基极没有正电荷时，其电势与发射极电势相同，故其三极管不会导通；若浮体效应发生，基极正电荷积累到一定程度时，基极和发射极电势达到一定程度时，其三极管会导通，在漏极会产生大电流的现象。浮体效应和寄生三极管效应会造成PD SOI SRAM单元的性能变化，例如漏电增大、抗噪声能力降低。

目前常用的静态随机存储器单元主要采用六晶体管类型，由两个上拉P型晶体管、两个下拉N型晶体管和两个传输门N型晶体管构成，字线控制两个传输门N型晶体管的开关，通过位线写入或读出存储数据，其中，这六个晶体管均采用普通MOS管。

一般地，PD SOI MOS管中由于浮体效应和寄生三极管效应，设计者常常会将MOS管体区引出来(NMOS体区接到低电势，也就是与源区电势短接；PMOS体区接到高电平)，将电势保持固定从而抑制这两者效应；常见的体接触就是T-型栅MOS管和H-型栅MOS管，但这和相同尺寸的非体接触MOS管相比，其面积会高出很多。如果直接将T-型MOS管应用到SRAM单元当中，单元面积会增大1倍左右，甚至更多(应用H-型栅)。

因此，如何提供一种静态随机存储单元及其制作方法，不但能延长SRAM单元关键存储节点对于外来高能扰动的反馈时间，而且能在尽量减小芯片面积的前提下有效抑制MOS管的浮体效应、寄生三极管效应，从而增强六晶体管静态随机存储器单元的稳定性以及降低漏功耗，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静态随机存储单元及其制作方法，用于延长SRAM单元关键存储节点在保持状态时SRAM单元对于外来扰动的反馈时间，提高存储单元的稳定性，同时解决现有技术中SRAM单元占用面积较大、稳定性差、漏功耗高以及抗噪声能力弱的问题。

为实现上述目的及其他相关目的，本发明提供一种静态随机存储单元，所述静态随机存储单元至少包括：

第一PMOS上拉管、第二PMOS上拉管、第一NMOS下拉管、第二NMOS下拉管、第一NMOS存取管、第二NMOS存取管、第三NMOS存取管及第四NMOS存取管；

其中，所述第一PMOS上拉管的栅极与所述第二PMOS上拉管的漏极相连，所述第一PMOS上拉管的漏极与所述第二PMOS上拉管的栅极相连，所述第一PMOS上拉管的源极和所述第二PMOS上拉管的源极均接高电平；

所述第一NMOS下拉管的栅极与所述第二NMOS存取管的源极相连，所述第一NMOS下拉管的漏极与所述第一PMOS上拉管的漏极、所述第一NMOS存取管的源极相连，所述第二NMOS下拉管的栅极与所述第三NMOS存取管的源极相连，所述第二NMOS下拉管的漏极与所述第二PMOS上拉管的漏极、所述第四NMOS存取管的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平；

所述第一NMOS存取管的源极与所述第三NMOS存取管的漏极相连，所述第一NMOS存取管的漏极连接存储单元的位线，所述第一NMOS存取管的源极与第一PMOS上拉管的漏极、第一NMOS下拉管的漏极相连构成第一存储节点，所述第一NMOS存取管的栅极和第二NMOS存取管的栅极均受字线控制；

所述第四NMOS存取管的源极与所述第二NMOS存取管的漏极相连，所述第四NMOS存取管的漏极连接存储单元的反位线，所述第四NMOS存取管的源极与第二PMOS上拉管的漏极、第二NMOS下拉管的漏极相连构成第二存储节点，所述第三NMOS存取管的栅极和第四NMOS存取管的栅极均受字线控制。

优选地，所述第一PMOS上拉管、第一NMOS下拉管、第二PMOS上拉管以及第二NMOS下拉管中至少有一个采用L型栅；对于NMOS下拉管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS管的体区及N型重掺杂源区均相互接触；对于PMOS上拉管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS管的体区及P型重掺杂源区均相互接触。

更优选地，所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。

更优选地，所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。

更优选地，所述金属硅化物选自硅化钴及硅化钛中的任意一种。

更优选地，所述静态随机存储单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。

更优选地，所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管采用普通栅NMOS管、T型栅NMOS管或H型栅NMOS管中的一种或几种组合。

为实现上述目的及其他相关目的，本发明还提供一种静态随机存储单元的制作方法，所述静态随机存储单元的制作方法至少包括：

1)提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；

2)依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间；

3)在所述N阱中制作第一PMOS上拉管及第二PMOS上拉管；在所述第一P阱中制作第一NMOS下拉管、第一NMOS存取管及第二NMOS存取管；在所述第二P阱中制作第二NMOS下拉管、第三NMOS存取管及第四NMOS存取管；

4)制作金属过孔及相应金属连线，以完成所述静态随机存储单元的制作。

优选地，所述步骤3)包括步骤：

31)在所述N阱预设位置形成所述第一PMOS上拉管的栅极及所述第二PMOS上拉管的栅极，在所述第一P阱预设位置形成所述第一NMOS下拉管的栅极，并在所述第二P阱预设位置形成所述第二NMOS下拉管的栅极；所述第一PMOS上拉管的栅极、所述第二PMOS上拉管的栅极、所述第一NMOS下拉管的栅极及所述第二NMOS下拉管的栅极中只少一个具有弯折部；

32)在所述第一P阱及所述第二P阱预设位置进行N型轻掺杂，形成所述第一NMOS下拉管、所述第二NMOS下拉管、所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的浅P型区；

33)在所述第一PMOS上拉管的栅极、所述第二PMOS上拉管的栅极、所述第一NMOS下拉管的栅极及所述第二NMOS下拉管的栅极周围形成侧墙隔离结构；

34)在所述N阱预设位置进行N型重掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的N型重掺杂体接触区；在所述第一P阱及所述第二P阱预设位置进行P型重掺杂，分别形成所述第一NMOS下拉管、所述第二NMOS下拉管的P型重掺杂体接触区。

优选地，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。

更优选地，所述离子注入的浓度范围是1E15-9E15/cm²。

更优选地，于所述步骤34)中，还包括在所述第一P阱、所述第二P阱预设位置进行N型重掺杂，形成所述第一NMOS下拉管、所述第二NMOS下拉管、所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的P型重掺杂源漏区的步骤。

优选地，于所述步骤3)中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。

优选地，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。

更优选地，所述热处理的温度范围是700-900℃，时间为50-70秒。

更优选地，所述第一PMOS上拉管的栅极与所述第二PMOS上拉管的漏极相连，所述第一PMOS上拉管的漏极与所述第二PMOS上拉管的栅极相连，所述第一PMOS上拉管的源极和所述第二PMOS上拉管的源极均接高电平；

所述第一NMOS下拉管的栅极与所述第二存取管的源极相连，所述第一NMOS下拉管的漏极与所述第一PMOS上拉管的漏极、所述第一NMOS存取管的源极相连，所述第二NMOS下拉管的栅极与所述第三NMOS存取管的源极相连，所述第二NMOS下拉管的漏极与所述第二PMOS上拉管的漏极、所述第四NMOS存取管的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平；

所述第一NMOS存取管的源极与第三NMOS存取管的漏极相连，所述第一NMOS存取管的漏极连接存储单元的位线，所述第一NMOS存取管的栅极和所述第二NMOS存取管的栅极均受字线控制；

所述第四NMOS存取管的源极与第二NMOS存取管的漏极相连，所述第四存取管的漏极连接存储单元的反位线，所述第三NMOS存取管的栅极和所述第四NMOS存取管的栅极均受字线控制。

如上所述，本发明的静态随机存储单元及其制作方法，具有以下有益效果：

本发明的静态随机存储单元中上拉管、下拉管均采用L型栅，可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于8μm²)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力；并且本发明的静态随机存储单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。

附图说明

图1显示为本发明的静态随机存储单元的电路原理示意图。

图2显示为本发明的静态随机存储单元中采用L型栅的NMOS晶体管的俯视结构示意图。

图3显示为本发明的静态随机存储单元中采用L型栅的NMOS晶体管的A-A’向剖视图。

图4显示为本发明的静态随机存储单元中采用L型栅的NMOS晶体管的B-B’向剖视图。

图5-图7分别显示为采用普通栅、T型栅及H型栅的NMOS晶体管的俯视结构示意图。

图8-图13显示为本发明的静态随机存储单元的制作方法中各步骤所呈现的俯视结构示意图。

元件标号说明

101 第一PMOS上拉管

102 第一NMOS下拉管

201 第二PMOS上拉管

202 第二NMOS下拉管

301～304 第一～第四NMOS存取管

4 N型重掺杂源区

401 浅N型区

5 N型重掺杂漏区

6 L型栅

601 栅介质层

602 多晶硅层

7 P型重掺杂体接触区

8 体区

9 侧墙隔离结构

10 金属硅化物

11 背衬底

12 绝缘埋层

13 浅沟槽隔离结构

14 普通栅

15 T型栅

16 H型栅

17 源区

18 漏区

19 体接触区

20a～20d 有源区

30 N阱

30a～30b N阱预设位置

40 第一P阱

40a～40b 第一P阱预设位置

50 第二P阱

50a～50b 第二P阱预设位置

60a～60f 第一～第六栅极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本发明提供一种静态随机存储单元，基于体接触结构PD SOI器件，且采用八个晶体管，请参阅图1，显示为所述静态随机存储单元的电路原理示意图，包括：

第一PMOS上拉管101、第二PMOS上拉管201、第一NMOS下拉管102、第二NMOS下拉管202、第一NMOS存取管301、第二NMOS存取管302、第三NMOS存取管303及第四NMOS存取管304。

具体地，所述第一PMOS上拉管101的栅极与所述第二PMOS上拉管201的漏极相连，所述第一PMOS上拉管101的漏极与所述第二PMOS上拉管201的栅极相连，所述第一PMOS上拉管101的源极和所述第二PMOS上拉管201的源极均接高电平VDD；

所述第一NMOS下拉管102的栅极与所述第二NMOS存取管302的源极相连，第一NMOS下拉管102的漏极与所述第一PMOS上拉管101的漏极、所述第一NMOS存取管301的源极相连，所述第二NMOS下拉管202的栅极与所述第三NMOS存取管303的源极相连，所述第二NMOS下拉管202的漏极与所述第二PMOS上拉管201的漏极、所述第四NMOS存取管304的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平GND；

所述第一NMOS存取管301的源极与所述第三NMOS存取管303的漏极相连，所述第一NMOS存取管301的漏极连接存储单元的位线BL，所述第一NMOS存取管301的栅极和所述第二NMOS存取管302的栅极均受字线WL控制；

所述第四NMOS存取管304的源极与所述第二NMOS存取管302的漏极相连，所述第四NMOS存取管304的漏极连接存储单元的反位线BLB，所述第三NMOS存取管303的栅极和所述第四NMOS存取管304的栅极均受字线WL控制。

如图1所示，所述第一NMOS存取管301的源极与所述第一PMOS上拉管101的漏极、所述第一NMOS下拉管102的漏极相连构成第一存储节点Q，所述第四NMOS存取管304的源极与所述第二PMOS上拉管201的漏极、所述第二NMOS下拉管202的漏极相连构成第二存储节点QB。

特别的，在本实施例中，所述第一PMOS上拉管101、所述第二PMOS上拉管201、所述第一NMOS下拉管102及所述第二NMOS下拉管202均采用L型栅，在实际应用中，所述第一PMOS上拉管101、所述第二PMOS上拉管201、所述第一NMOS下拉管102及所述第二NMOS下拉管202中可以任意选取一个或多个晶体管采用L型栅，不以本实施例为限。对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区7，所述P型重掺杂体接触区7与其所在NMOS晶体管的体区及N型重掺杂源区4均相互接触；对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区7与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。

作为示例，请参阅图2，显示为采用L型栅的NMOS晶体管(第一NMOS下拉管102、第二NMOS下拉管202)的俯视结构图。图3及图4分别显示为图2所示结构的A-A’向及B-B’向剖视图。作为示例，所述静态随机存储单元采用自下而上依次包括背衬底11、绝缘埋层12及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构13隔离。所述背衬底11包括但不限于Si、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底11采用P型Si衬底，所述绝缘埋层12采用二氧化硅。

如图2至图4所示，所述NMOS晶体管的体区8设于所述L型栅6的下方；所述NMOS晶体管的N型重掺杂源区4及N型重掺杂漏区5分别设于所述体区8前部的两侧；所述P型重掺杂体接触区7设于所述L型栅6的弯折角外侧区域，并分别与所述体区8后部及所述N型重掺杂源区4相接触。

进一步的，所述N型重掺杂源区4及所述P型重掺杂体接触区7上部形成有金属硅化物10。所述金属硅化物10包括但不限于硅化钴及硅化钛等导电硅化物，其与所述N型重掺杂源区4及所述P型重掺杂体接触区7形成欧姆接触。

图3中还示出了NMOS晶体管的浅N型区401。作为示例，所述L型栅6包括栅介质层601及形成于所述栅介质层601上的多晶硅层602。所述L型栅6周围还设有侧墙隔离结构9，所述侧墙隔离结构9将所述浅N型区401部分覆盖。本实施例中，所述NMOS管的N型重掺杂漏区5与所述L型栅6上部也均形成有金属硅化物10，用于降低漏极及栅极与引出电极之间的接触电阻。

图2-图4显示的为采用所述L型栅的NMOS晶体管的结构示意图，对于采用L型栅的PMOS晶体管，其结构与NMOS晶体管基本相同，只是晶体管中各区域掺杂类型相反，此处不再予以图示。同样的，对于采用L型栅的PMOS晶体管，其P型重掺杂源区及N型重掺杂体接触区上部形成也优选形成有金属硅化物。

本发明的静态随机存储单元中，所述第一PMOS上拉管101、所述第二PMOS上拉管201、所述第一NMOS下拉管102及所述第二NMOS下拉管202均采用L型栅；对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区7，所述P型重掺杂体接触区7与其所在NMOS晶体管的体区及N型重掺杂源区4均相互接触；对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区7与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。其中，所述第一NMOS下拉管102、所述第二NMOS下拉管202的体区通过所述P型重掺杂体接触区7与对应获取管源端接触并连接至低电平，所述第一PMOS上拉管101、所述第二PMOS上拉管201的体区通过所述N型重掺杂体接触区与对应获取管源端接触并连接至高电平，使得本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于8μm²)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。

需要指出的是，图1中，所述第一NMOS存取管301、所述第二NMOS存取管302、所述第三NMOS存取管303及所述第四NMOS存取管304均采用浮体结构(即体区悬空)，其单元性能的读速度较快，写噪声容限大，而读噪声容限小。

在其它实施例中，所述第一NMOS存取管301、所述第二NMOS存取管302、所述第三NMOS存取管303及所述第四NMOS存取管304可至少有一个采用普通栅NMOS管、T型栅NMOS管或H型栅NMOS管。如图5-图7所示，分别显示为采用普通栅14、T型栅15及H型栅16的NMOS晶体管的俯视结构图，其中栅两侧分别为源区17及漏区18，对于T型栅NMOS及H型栅NMOS晶体管，还分别具有体接触区19。使用带有体接触(接获取管源端，甚至GND)的单元，其读速度较小，写噪声容限小，但读噪声容限大。

以下对所述静态随机存储单元的具体工作方式进行详细说明，所述静态随机存储单元有三种工作状态：

写状态(以写“0”数据为例)：先将位线BL拉低，将反位线BLB抬高，然后再将字线WL抬高，第一NMOS存取管301导通，第一存储节点Q通过第一NMOS存取管301放电；第三NMOS存取管303导通，第四NMOS存取管304导通，反位线通过第三NMOS存取管303和第四NMOS存取管304抬高第一NMOS下拉管102的栅极电压，再通过第一NMOS下拉管102对第一存储节点Q进一步放电；反位线BLB通过第四NMOS存取管304对第二存储节点QB进行充电，第一存储节点Q的电位降低，通过第一PMOS上拉管101对QB进行充电。

读状态，(以读“0”数据为例)，先通过预充电电路将位线BL和反位线BLB抬成高电平，再将字线抬高，第一NMOS存取管301导通，通过位线BL放电，使得位线BL电位下降，再通过灵敏放大器将反位线BLB和位线BL之间的电位差放大，以判断所所存储的数据为“0”数据；

保持状态：只需要将字线WL拉低即可，第一NMOS存取管301、第四NMOS存取管304截止，所以位线BL、反位线BLB数据不会影响到第一存储节点Q和第二存储节点QB。

假设存储单元所存的数据为“1”数据，即是第一存储节点Q为高电平，第二存储节点QB为低电平；字线WL为低电平；若高能粒子轰击第一NMOS下拉管102的体区，此时第一NMOS下拉管102和第二PMOS上拉管201处于截止状态，第二NMOS下拉管202和第一PMOS上拉管101处于导通状态；高能粒子轰击后，在第一NMOS下拉管102的体区形成瞬态大电流，此时一部分电流会通过体区的体引出结构流到低点位GMD端；另一部分电流造成第一存储节点Q电位降低。此时，一方面，第二存储节点QB仍为低电位，第一PMOS上拉管101是导通的，通过高电位VDD对第一存储节点Q充电，防止其电位降低；另一方面，与第一存储节点Q连接的MOS管源极或者漏极，因为第二NMOS存取管302是截止的，其等效阻值在兆欧姆级，又由于与第二NMOS存取管302连接的第一NMOS存取管301是截止的，与第二NMOS下拉管连接的是其栅极，等效电阻比兆欧姆级别还高几个量级，所以这就大大延长了其反馈时间，从而提高存储单元的保持状态稳定性，又保证了本发明的静态随机存储单元读写速度与传统六晶体管静态随机存储单元接近。

实施例二

本发明还提供一种静态随机存储单元的制作方法，包括如下步骤：

首先执行步骤1)提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区。

具体地，如图8所示，定义出四条有源区20a，20b，20c及20d，其中，这四条有源区20a，20b，20c及20d依次平行排列，各有源区四周形成有浅沟道，所述浅沟道内填充有绝缘材料构成浅沟槽隔离结构。本实施例中，所述绝缘材料为二氧化硅。

然后执行步骤2)依据所述有源区的位置在所述顶层硅中制作N阱30、第一P阱40及第二P阱50，其中，所述N阱30位于所述第一P阱40及第二P阱50之间。

具体地，如图9所示，采用离子注入方法形成所述N阱30及第一P阱40、第二P阱50。作为示例，所述N阱30采用磷离子注入，所述第一P阱40及所述第二P阱50采用硼离子注入。所述N阱用于制作PMOS晶体管，其部分区域作为PMOS晶体管的体区；所述第一、第二P阱用于制作NMOS晶体管，其部分区域作为NMOS晶体管的体区。

再执行步骤3)在所述N阱30中制作第一PMOS上拉管101及第二PMOS上拉管201；在所述第一P阱40中制作第一NMOS下拉管102、第一NMOS存取管301及第二NMOS存取管302；在所述第二P阱50中制作第二NMOS下拉管202、第三NMOS存取管303及第四NMOS存取管304；其中，图11至图13中均采用虚线框示出了各晶体管所在区域。

特别的，所述第一、第二PMOS上拉管101、201及第一、第二NMOS下拉管102、202均采用L型栅；对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区7，所述P型重掺杂体接触区7与其所在NMOS晶体管的体区及N型重掺杂源区4均相互接触；对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区7与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。所述P型重掺杂体接触区7及所述N型重掺杂体接触区的底部与所述绝缘埋层相接触。

作为示例，所述步骤3)包括步骤：

31)如图10及图11所示，于所述N阱30中预设位置形成第三栅极60c及第四栅极60d，于所述第一P阱40中预设位置形成第一栅极60a，于所述第二P阱50中预设位置形成第二栅极60b；其中，所述第一栅极60a为所述第一NMOS下拉管102的栅极，所述第二栅极60b为所述第二NMOS下拉管202的栅极，所述第三栅极60c为所述第一PMOS上拉管101的栅极，所述第二栅极60d为所述第二PMOS上拉管201的栅极。所述第一栅极60a、所述第二栅极60b、所述第三栅极60c及所述第四栅极60d均具有一弯折部；于所述第一P阱40中预设位置形成第五栅极60e，并在所述第二P阱50中预设位置形成第六栅极60f；所述第五栅极60e为所述第一NMOS存取管301及所述第二NMOS存取管302所共用，且所述第五栅极60e分别在所述第一NMOS存取管301及所述第二NMOS存取管302位置处具有T型弯折部；所述第六栅极60f为所述第三NMOS存取管303及所述第四NMOS存取管304所共用，且所述第六栅极60f分别在所述第三NMOS存取管303及所述第四NMOS存取管304位置处具有T型弯折部。

更具体的，所述第一、第二、第三、第四、第五及第六栅极60a、60b、60c、60d、60e、60f均包括栅介质层601及位于所述栅介质层601上的多晶硅层602。

32)在所述第一P阱40、所述第二P阱50预设位置进行N型轻掺杂，形成所述第一、第二NMOS下拉管201、202及第一、第二、第三、第四NMOS存取管301、302、303、304的浅N型区401；在所述N阱30预设位置进行P型轻掺杂，形成所述第一、第二PMOS上拉管101、201的浅P型区(未予图示)。

33)在所述第一、第二、第三、第四、第五、第六栅极60a、60b、60c、60d、60e、60f周围形成侧墙隔离结构(未予图示)。所述侧墙隔离结构将所述浅P型区或所述浅N型区401部分覆盖。

34)如图12所示，在所述N阱预设位置30a、30b进行N型重掺杂，形成所述第一、第二PMOS晶体管101、201的所述N型重掺杂体接触区；如图13所示，在所述第一、第二P阱预设位置40a、40b、50a及50b进行P型重掺杂，形成所述第一、二NMOS下拉管102、202及第一、第二、第三、第四NMOS存取管的所述P型重掺杂体接触区7。

具体的，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区7。本实施例中，所述离子注入的浓度范围是1E15-9E15/cm2。

具体的，如图12所示，在形成所述N型重掺杂体接触区时，还可以在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二NMOS下拉管、第一、第二、第三、第四NMOS存取管301、302、303、304的N型重掺杂源漏区。如图13所示，在形成所述P型重掺杂体接触区7时，还可以在所述N阱预设位置进行P型重掺杂，形成所述第一、第二PMOS上拉管101、201的P型重掺杂源漏区。

需要指出的是，所述N型重掺杂体接触区、N型重掺杂源漏区、P型重掺杂体接触区7、P型重掺杂源漏区的形成顺序可调整，此处不应过分限制本发明的保护范围。

本实施例中，所述第一NMOS下拉管102的漏极与所述第一NMOS存取管301的源极共用；所述第二NMOS下拉管202的漏极与所述第四NMOS存取管304的源极共用。

进一步的，本步骤中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区4、P型重掺杂体接触区7上部形成金属硅化物的步骤(未予图示)。

具体的，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区4、P型重掺杂体接触区7上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。本实施例中，所述热处理的温度范围是700-900℃，时间为50-70秒。

具体的，在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区4、P型重掺杂体接触区7上部形成金属硅化物的同时，还可以在所述第一、第二PMOS上拉管101、201及第一、第二NMOS下拉管102、202的漏极与栅极上部形成金属硅化物，以及在所述第一、第二、第三、第四NMOS存取管301、302、303、304的源漏极与栅极上部形成金属硅化物，以降低源漏极及栅极与引出电极之间的接触电阻。

最后执行步骤4)制作金属过孔及相应金属连线，以完成所述静态存储单元的制作。

具体的，第一PMOS上拉管101的栅极与第二PMOS上拉管201的漏极相连，第一PMOS上拉管101的漏极与第二PMOS上拉管201的栅极相连，第一PMOS上拉管101的源极和第二PMOS上拉管201的源极均接高电平VDD；第一NMOS下拉管102的栅极与第二NMOS存取管302的源极相连，第一NMOS下拉管102的漏极与第一PMOS上拉管101的漏极、第一NMOS存取管301的源极相连，第二NMOS下拉管202的栅极与第三NMOS存取管303的源极相连，第二NMOS下拉管202的漏极与第二PMOS上拉管201的漏极、第四NMOS存取管304的源极相连，第一NMOS下拉管的源极和第二NMOS下拉管的源极均接低电平GND；第一NMOS存取管301的源极与第三NMOS存取管303的漏极相连，第一NMOS存取管301的漏极连接存储单元的位线BL，第一NMOS存取管301的栅极和第二NMOS存取管302的栅极均受字线WL控制；第四NMOS存取管304的源极与第二NMOS存取管302的漏极相连，第四NMOS存取管304的漏极连接存储单元的反位线BLB，第三NMOS存取管303的栅极和第四NMOS存取管304的栅极均受字线WL控制。第一、第二、第三、第四NMOS存取管301、302、303、304的P型重掺杂体接触区7接到GND。

至此，完成了所述静态随机存储单元的制作。本发明的静态随机存储单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片，适用于对单元面积苛刻、低功耗等场合。

综上所述，本发明的静态随机存储单元中，上拉晶体管和下拉晶体管均采用L型栅；对于NMOS晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS晶体管的体区及N型重掺杂源区均相互接触；对于PMOS晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于8μm²)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的静态随机存储单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种静态随机存储单元，其特征在于，所述静态随机存储单元至少包括：

第一PMOS上拉管、第二PMOS上拉管、第一NMOS下拉管、第二NMOS下拉管、第一NMOS存取管、第二NMOS存取管、第三NMOS存取管及第四NMOS存取管；

其中，所述第一PMOS上拉管的栅极与所述第二PMOS上拉管的漏极相连，所述第一PMOS上拉管的漏极与所述第二PMOS上拉管的栅极相连，所述第一PMOS上拉管的源极和所述第二PMOS上拉管的源极均接高电平；

所述第一NMOS下拉管的栅极与所述第二NMOS存取管的源极相连，所述第一NMOS下拉管的漏极与所述第一PMOS上拉管的漏极、所述第一NMOS存取管的源极相连，所述第二NMOS下拉管的栅极与所述第三NMOS存取管的源极相连，所述第二NMOS下拉管的漏极与所述第二PMOS上拉管的漏极、所述第四NMOS存取管的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平；

所述第一NMOS存取管的源极与所述第三NMOS存取管的漏极相连，所述第一NMOS存取管的漏极连接存储单元的位线，所述第一NMOS存取管的源极与第一PMOS上拉管的漏极、第一NMOS下拉管的漏极相连构成第一存储节点，所述第一NMOS存取管的栅极和第二NMOS存取管的栅极均受字线控制；

所述第四NMOS存取管的源极与所述第二NMOS存取管的漏极相连，所述第四NMOS存取管的漏极连接存储单元的反位线，所述第四NMOS存取管的源极与第二PMOS上拉管的漏极、第二NMOS下拉管的漏极相连构成第二存储节点，所述第三NMOS存取管的栅极和第四NMOS存取管的栅极均受字线控制。

2.根据权利要求1所述的静态随机存储单元，其特征在于：所述第一PMOS上拉管、第一NMOS下拉管、第二PMOS上拉管以及第二NMOS下拉管中至少有一个采用L型栅；对于NMOS下拉管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NMOS管的体区及N型重掺杂源区均相互接触；对于PMOS上拉管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS管的体区及P型重掺杂源区均相互接触。

3.根据权利要求2所述的静态随机存储单元，其特征在于：所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。

4.根据权利要求2所述的静态随机存储单元，其特征在于：所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。

5.根据权利要求3或4所述的静态随机存储单元，其特征在于：所述金属硅化物选自硅化钴及硅化钛中的任意一种。

6.根据权利要求1或2所述的静态随机存储单元，其特征在于：所述静态随机存储单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。

7.根据权利要求1或2所述的静态随机存储单元，其特征在于：所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管采用普通栅NMOS管、T型栅NMOS管或H型栅NMOS管中的一种或几种组合。

8.一种静态随机存储单元的制作方法，用于制备如权利要求1-7任意一项所述的静态随机存储单元，其特征在于，所述静态随机存储单元的制作方法至少包括：

1)提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；

2)依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间；

3)在所述N阱中制作第一PMOS上拉管及第二PMOS上拉管；在所述第一P阱中制作第一NMOS下拉管、第一NMOS存取管及第二NMOS存取管；在所述第二P阱中制作第二NMOS下拉管、第三NMOS存取管及第四NMOS存取管；

4)制作金属过孔及相应金属连线，以完成所述静态随机存储单元的制作。

9.根据权利要求8所述的静态随机存储单元的制作方法，其特征在于：所述步骤3)包括步骤：

31)在所述N阱预设位置形成所述第一PMOS上拉管的栅极及所述第二PMOS上拉管的栅极，在所述第一P阱预设位置形成所述第一NMOS下拉管的栅极，并在所述第二P阱预设位置形成所述第二NMOS下拉管的栅极；所述第一PMOS上拉管的栅极、所述第二PMOS上拉管的栅极、所述第一NMOS下拉管的栅极及所述第二NMOS下拉管的栅极中只少一个具有弯折部；

32)在所述第一P阱及所述第二P阱预设位置进行N型轻掺杂，形成所述第一NMOS下拉管、所述第二NMOS下拉管、所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的浅P型区；

33)在所述第一PMOS上拉管的栅极、所述第二PMOS上拉管的栅极、所述第一NMOS下拉管的栅极及所述第二NMOS下拉管的栅极周围形成侧墙隔离结构；

34)在所述N阱预设位置进行N型重掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的N型重掺杂体接触区；在所述第一P阱及所述第二P阱预设位置进行P型重掺杂，分别形成所述第一NMOS下拉管、所述第二NMOS下拉管的P型重掺杂体接触区。

10.根据权利要求9所述的静态随机存储单元的制作方法，其特征在于：采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。

11.根据权利要求10所述的静态随机存储单元的制作方法，其特征在于：所述离子注入的浓度范围是1E15-9E15/cm2。

12.根据权利要求9所述的静态随机存储单元的制作方法，其特征在于：于所述步骤34)中，还包括在所述第一P阱、所述第二P阱预设位置进行N型重掺杂，形成所述第一NMOS下拉管、所述第二NMOS下拉管、所述第一NMOS存取管、所述第二NMOS存取管、所述第三NMOS存取管及所述第四NMOS存取管的N型重掺杂源区和N型重掺杂漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一PMOS上拉管及所述第二PMOS上拉管的P型重掺杂源区和P型重掺杂漏区的步骤。

13.根据权利要求12所述的静态随机存储单元的制作方法，其特征在于：于所述步骤3)中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。

14.根据权利要求13所述的静态随机存储单元的制作方法，其特征在于：通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。

15.根据权利要求14所述的静态随机存储单元的制作方法，其特征在于：所述热处理的温度范围是700-900℃，时间为50-70秒。

16.根据权利要求8所述的静态随机存储单元的制作方法，其特征在于：

所述第一PMOS上拉管的栅极与所述第二PMOS上拉管的漏极相连，所述第一PMOS上拉管的漏极与所述第二PMOS上拉管的栅极相连，所述第一PMOS上拉管的源极和所述第二PMOS上拉管的源极均接高电平；

所述第一NMOS下拉管的栅极与所述第二NMOS存取管的源极相连，所述第一NMOS下拉管的漏极与所述第一PMOS上拉管的漏极、所述第一NMOS存取管的源极相连，所述第二NMOS下拉管的栅极与所述第三NMOS存取管的源极相连，所述第二NMOS下拉管的漏极与所述第二PMOS上拉管的漏极、所述第四NMOS存取管的源极相连，所述第一NMOS下拉管的源极和所述第二NMOS下拉管的源极均接低电平；

所述第一NMOS存取管的源极与第三NMOS存取管的漏极相连，所述第一NMOS存取管的漏极连接存储单元的位线，所述第一NMOS存取管的栅极和所述第二NMOS存取管的栅极均受字线控制；

所述第四NMOS存取管的源极与第二NMOS存取管的漏极相连，所述第四NMOS存取管的漏极连接存储单元的反位线，所述第三NMOS存取管的栅极和所述第四NMOS存取管的栅极均受字线控制。

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