CN103021456A

CN103021456A - 非易失高抗单粒子的配置存储器单元

Info

Publication number: CN103021456A
Application number: CN2012105548047A
Authority: CN
Inventors: 胡滨; 李威; 李平; 翟亚红; 刘俊杰; 刘洋; 辜科
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2012-12-19
Filing date: 2012-12-19
Publication date: 2013-04-03

Abstract

非易失高抗单粒子的配置存储器单元，涉及集成电路技术。本发明包括组成4级DICE结构的8个MOS管、选通MOS管和PL板线，其特征在于，在DICE结构的4个节点中，至少有两个节点作为铁电连接节点，所述铁电连接节点是指通过铁电电容连接到PL板线的节点。本发明采用DICE结构加上铁电电容能够构成非易失的FPGA，从而相比SRAM型FPGA，省去了外部配置存储器，简化了系统，大幅增加非易失FPGA的抗单粒子能力。

Description

非易失高抗单粒子的配置存储器单元

技术领域

本发明涉及集成电路技术。

背景技术

电子系统在航天领域的应用越来越广泛，而空间辐射环境对电子系统的影响是不可忽视的。辐射会使器件的性能参数发生退化，以至失效，影响卫星的可靠运行，缩短卫星的寿命。据卫星资料统计，其异常记录中有70%是由空间辐射环境引起的。随着航天电子技术的发展，现场可编程门阵列(FPGA)受到越来越多的关注，FPGA将半定制的门阵列电路的优点和可编程逻辑器件的用户可编程特性两者结合在一起，使设计的电子产品达到了集成化、小型化、可靠性高、速度快，而且为设计者提供系统内可再编程的能力，使新一代电子系统具有极强的灵活性和适应性。

FPGA的结构主要分为三部分：可编程逻辑块，可编程I/O模块、可编程内部连线。可编程逻辑块和可编程互连资源的构造主要有两种类型：即查找表类型和多路开关型。查找表型FPGA的可编程逻辑单元是由功能为查找表的静态存贮器(SRAM)构成函数发生器，由它来控制执行FPGA应用函数的逻辑。多路开关型可编程逻辑块的基本构成是一个多路开关的配置。在多路开关的每个输人接到固定电平或输入信号时，可实现不同的逻辑功能。大量的多路开关和逻辑门连接起来，可以构成实现大量函数的逻辑块。

基于SRAM型的FPGA中较严重的辐射效应为配置翻转。具有一定能量的重粒子与存储器或者逻辑电路PN结发生碰撞，在重粒子运动轨迹周围形成的电荷被灵敏电极收集并行成瞬态电流，如果电流超过一定值就会触发逻辑电路，形成逻辑状态的翻转，可能导致对集成电路控制能力的丧失。当受到重离子辐射时，器件会明显地失去所有的功能，直到电源重新启动。如果SRAM中装载了错误的配置将会毁坏器件。基于SRAM型FPGA的抗辐射加固措施包括工艺加固和电路设计加固。

本文基于美国专利US 6924663B2“铁电配置存储器用于可编程逻辑器件”，复旦大学论文“铁电存储器在FPGA中应用的初步研究”和国防科技大学论文“基于DICE单元的抗SEU加固SRAM设计”提出了“一种采用铁电配置存储器的抗辐照非易失FPGA”，将DICE SRAM与铁电电容结合，构建FPGA的可编程逻辑模块，内部连线，I/O输出，来提供特定的逻辑功能，并达到抗辐照和非易失存储的效果。

现有技术一：如图1、2。日本富士通，美国专利（专利号：US 6924663B2，授权日：2005年8月2日）“铁电配置存储器用于可编程逻辑器件”中提出铁电电容加在SRAM存储单元上构成可编程逻辑器件，在系统掉电时将配置信息存储到铁电电容上，上电时自动由铁电电容上存储的信息完成SRAM的配置，无需外部配置存储器（比如EEPROM），因此该器件既具备非易失存储特性，又具有SRAM FPGA的运行速度。该专利虽然提出了非易失SRAM型FPGA结构，但是基于传统SRAM结构的该FPGA并不具备抗辐照，特别是抗单粒子性能。

现有技术二：参见图3。复旦大学的严杰锋，林茵殷，汤庭鳌，程旭，于2003年12月发表题为“铁电存储器在FPGA中应用的初步研究”的学术论文，文中提出了一种基于铁电存储器编程的非易失FPGA，它主要是针对基于SRAM的FPGA的掉电易失性问题提出的。文章在采用传统2T-2C结构的铁电存储单元的基础上完成数据的编程操作，通过对文中提及的两种单元电路的仿真模拟，实现了编程数据的掉电保护、上电恢复的非挥发功能，初步验证了基于FRAM编程的非挥发FPGA思想的正确性和可行性。该论文虽然提出了非易失SRAM型FPGA结构，但是同样基于传统SRAM结构的该FPGA并不具备抗辐照，特别是抗单粒子性能，无法应用到抗辐照领域。

现有技术三：参见图4。国防科技大学的孙永节，刘必慰，于2012年8月发表的“基于DICE单元的抗SEU加固SRAM设计”学术论文，文中提出DICE单元是一种有效的SEU加固方法，但是，基于DICE单元的SRAM在读写过程中发生的SEU失效以及其外围电路中发生的失效，仍然是加固SRAM中的薄弱环节。针对这些问题，提出了分离位线结构以解决DICE单元读写过程中的翻转问题，并采用双模冗余的锁存器加固方法解决外围电路的SEU问题。模拟表明该方法能够有效弥补传统的基于DICE单元的SRAM的不足。该论文虽然提出了改进后的DICE SRAM抗辐照单元，但是该存储器并不是非易失的，同时随着芯片加工线宽的逐渐减小，DICE单元抗辐照效果会随着晶体管的密度不断增加而减弱，文中也没有提及该结构可应用于FPGA领域。

本发明涉及的缩略语和关键术语定义：

DICE：Dual Interlocked storage Cell，双互锁存储单元

FPGA：Field Programmable Gate Array，现场可编程门阵列

SRAM：Static Random Access Memory，静态随机存储器

SEU：Single Event Upset，单粒子翻转

FRAM：Ferroelectric Random Access Memory，铁电随机存储器

2T-2C：Two Transistor Two Capacitor，2个晶体管2个电容

LUT：Look Up Table，查找表

MOSFET：Metal Oxide Silicon Field Effect Transistor，金属氧化物半导体场效应晶体管

NMOS：N型金属氧化物半导体场效应晶体管

PMOS：P型金属氧化物半导体场效应晶体管

发明内容

本发明所要解决的技术问题是，提供一种具有增强非易失FPGA抗单粒子能力的非易失高抗单粒子的配置存储器单元。

本发明解决所述技术问题采用的技术方案是，非易失高抗单粒子的配置存储器单元，包括组成4级DICE结构的8个MOS管、选通MOS管和PL板线，其特征在于，在DICE结构的4个节点中，至少有两个节点作为铁电连接节点，所述铁电连接节点是指通过铁电电容连接到PL板线的节点。

进一步的说，在DICE结构的4个节点中，前后两端的两个节点作为铁电连接节点。或者，以中间的两个节点作为铁电连接节点。

更进一步的，每一个铁电连接节点通过一个铁电电容连接到第一条PL板线，还通过另一个铁电电容连接到第二条PL板线。更进一步的，在在DICE结构的4个节点中，第一节点和第四节点为铁电连接节点，第一节点通过第九选通MOS管M9连接到第一位线BL，第二节点通过第十一选通MOS管M11连接到第二位线~BL，第三节点通过第十二选通MOS管M12连接到第一位线BL，第四节点通过第十选通MOS管M10连接到第二位线~BL，各选通MOS管的栅极接字线WL。

本发明的有益效果是：

（1）DICE SRAM结构并不影响FPGA运行的速度。

（2）铁电电容制作在晶体管的上面，并不会增加芯片面积。

（3）DICE结构加上铁电电容能够构成非易失的FPGA，从而相比SRAM型FPGA，省去了外部配置存储器，简化了系统。

（4）DICE结构虽然能够抗单粒子辐射，但是在工艺尺寸不断减小时，2位或多位翻转会减弱DICE抗单粒子能力，而铁电电容的高抗辐照能力有效的补偿了DICE结构的弱点，因此两者的结合能够大幅增加非易失FPGA的抗单粒子能力。

附图说明

图1、2是现有技术一的示意图。

图3是现有技术二的示意图。

图4是现有技术三的示意图。

图5为本发明所述的实施例1的结构示意图。

图6为本发明所述的实施例2的结构示意图。

图7为本发明所述的实施例3的结构示意图。

图8为本发明所述的实施例4的结构示意图。

图9为本发明所述的实施例5（12T DICE加铁电电容的铁电配置存储器）结构示意图。

图10为本发明所述的铁电配置存储器用于FPGA中的可编程布线结构示意图。

图11为本发明所述的铁电配置存储器用于可编程I/O结构示意图。

图12为本发明所述的基于查找表的FPGA所用的逻辑存储单元CLB模块电路图。

具体实施方式

实施例1：参见图5。

本实施例包括组成4级DICE结构的8个MOS管、选通MOS管和PL板线，在DICE结构的4个节点（P1~P4）中，标记为P1和P4的两个节点作为铁电连接节点，所述铁电连接节点是指通过铁电电容连接到PL板线的节点。

具体的说，本实施例包括第一铁电电容FeC1，第二铁电电容FeC2，10个MOSFET（M1~M10），其中标记为M1、M3、M5、M7的MOS管是PMOS管，标记为M2、M4、M5、M8的MOS管是NMOS管，共同组成8管DICE SRAM结构。标记为M9、M10的MOS管为字线WL信号控制的读写选通管，VCC、VSS是芯片高低电源，BL和~BL是一对相反的位线信号，PL信号与WL、BL、~BL信号配合控制铁电电容的读出和写入。

写入过程为：第一位线BL、第二位线~BL线上加代表“0”和“1”的相反电压，字线WL控制第九选通MOS管M9、第十选通MOS管M10打开，第一位线BL、第二位线~BL上的信号存储到DICE中，之后PL上加脉冲信号，将BL、~BL信号分别写入到第一铁电电容FeC1、第二铁电电容FeC2中。读出过程与之相反：WL线控制M9、M10打开，数据直接输出到BL、~BL上。

实施例2：参见图6。

本实施例与实施例1的区别在于改变了FeC1和FeC2的连接位置。实施例1以前后两端的两个节点作为铁电连接节点，本实施例以中间的两个节点作为铁电连接节点，即以标记为P2、P3的两个节点作为铁电连接节点。

实施例3：参见图7。

本实施例与实施例1的区别是，本实施例在DICE的4个节点上分别接入了4个铁电电容FeC1~FeC4。

实施例4：参见图8。

本实施例与实施例1的区别是，每一个铁电连接节点通过一个铁电电容连接到第一条PL板线，还通过另一个铁电电容连接到第二条PL板线。

本实施例较实施例1增加了第三铁电电容FeC3和第四铁电电容FeC4，第三铁电电容FeC3的一个极板与第一铁电电容FeC1接在同一条线上，第四铁电电容FeC4的一个极板与第二铁电电容FeC2接在同一条线上，第三铁电电容FeC3和第四铁电电容FeC4的另一个极板接在新的板线PL2上，第一铁电电容FeC1和第二铁电电容FeC2所接板线为PL1。

实施例5：参见图9。本实施例将实施例1的10管DICE结构改为12管的DICE结构，即增加2个MOS管进行写入和读出，读出的两个相同数据一起接到BL上，另外两个相同数据一起接到~BL上。

具体的说，在DICE结构的4个节点中，第一节点和第四节点为铁电连接节点，第一节点通过第九选通MOS管M9连接到第一位线BL，第二节点通过第十一选通MOS管M11连接到第二位线~B L，第三节点通过第十二选通MOS管M12连接到第一位线BL，第四节点通过第十选通MOS管M10连接到第二位线~BL，各选通MOS管的栅极接字线WL。

图10是一个可编程布线的基本单元，该单元包括一个铁电配置存储单元和一个开关晶体管。铁电配置存储单元的输出连接到开关晶体管的栅极，控制开关管连通或断开列线和行线，形成可编程布线，在布线通道上可以使用多个该单元。当图6中铁电配置存储单元输出高电平1时，开关管打开，列线与行线连在一起；当图6中铁电配置存储单元输出为低电平0时，开关管关断，列线与行线断开。

图11是一个可编程I/O的示意图，该结构包括一个端口PAD，PAD信号连接1个D触发器的D端，在同步时钟CK的控制下从Q端输入到芯片内部形成In信号，Out信号连接到1个D触发器的D端，在同步时钟CK的控制下从Q端输出到缓冲器，该缓冲器受到1个D触发器Q端控制，而该D触发器在同步时钟CK的控制下由铁电配置单元决定其是否将Out数据输出到PAD端口。

图12是基于查找表（LUT）的FPGA所用的逻辑存储单元CLB模块电路图，包括一个4输入的LUT，一个D触发器，一个2输入的数据选择器MUX，一个传输门TG，一个反相器INV。LUT的输出OUT接到D触发器的输入端D，D触发器的输出Q端和LUT的输出OUT分别接到MUX的两个输入A和B，MUX的输出接到TG的输入，TG的输出即为输出信号Y。D0到D17是控制输入端，从铁电配置存储单元阵列中选择合适的值，可以完成4个输入信号A、B、C、D的任意组合函数。例如Y=(A+B)C，LUT中的内容需要被设置成这个功能的真值表，当A、B、C分别输入000，D为任意输入信号时，LUT的Y输出应为0，依次类推。此时将D16选择为低电平0，MUX的输出C=A，若D17为高电平，TG打开，最终输出信号Y即为LUT的输出信号，CLB模块完成了功能Y=(A+B)C。图中，通过加入触发器可以实现更多的时序功能。

从上述分析可以看出，本发明的铁电配置存储单元可以单独的存储0和1，而且将铁电配置存储单元用于基于布线结构的FPGA和基于查找表的FPGA，通过分析2种铁电配置存储器型FPGA均能正常工作。

说明书已经充分说明本发明的原理及必要技术内容，普通技术人员能够依据说明书予以实施，故不再赘述更详细的细节。

Claims

1.非易失高抗单粒子的配置存储器单元，包括组成4级DICE结构的8个MOS管、选通MOS管和PL板线，其特征在于，在DICE结构的4个节点中，至少有两个节点作为铁电连接节点，所述铁电连接节点是指通过铁电电容连接到PL板线的节点。

2.如权利要求1所述的非易失高抗单粒子的配置存储器单元，其特征在于，在DICE结构的4个节点中，前后两端的两个节点作为铁电连接节点。

3.如权利要求1所述的非易失高抗单粒子的配置存储器单元，其特征在于，在DICE结构的4个节点中，中间的两个节点作为铁电连接节点。

4.如权利要求1所述的非易失高抗单粒子的配置存储器单元，其特征在于，每一个铁电连接节点通过一个铁电电容连接到第一条PL板线，还通过另一个铁电电容连接到第二条PL板线。

5.如权利要求1所述的非易失高抗单粒子的配置存储器单元，其特征在于，在DICE结构的4个节点中，第一节点和第四节点为铁电连接节点，第一节点通过第九选通MOS管[M9]连接到第一位线[BL]，第二节点通过第十一选通MOS管[M11]连接到第二位线[～BL]，第三节点通过第十二选通MOS管[M12]连接到第一位线[BL]，第四节点通过第十选通MOS管[M10]连接到第二位线[～BL]，各选通MOS管的栅极接字线[WL]。