CN105356875A - 一种单粒子加固fpga的查找表电路 - Google Patents

一种单粒子加固fpga的查找表电路 Download PDF

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Abstract

本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。

Description

一种单粒子加固FPGA的查找表电路
技术领域
本发明涉及一种单粒子加固FPGA的查找表(LUT)电路，该LUT电路既能够作为普通查找表电路，又能够作为可选锁存的多路选择器电路。
背景技术
FPGA在空间环境应用时，空间高能粒子穿过FPGA器件内部会引起电路节点上的瞬间电流，使配置存储单元发生单粒子翻转，某些区域的电路会产生局部功能错误、互联线短路或断路，使该区域的电路无法正常工作。单粒子加固FPGA可以利用加固技术在不影响FPGA电路正常工作的情况下，对容易发生翻转的寄存器和存储单元进行加固，大大增加存储单元发生单粒子翻转的难度，使得单粒子加固FPGA更加适应恶劣的太空辐射环境，延长其使用寿命。
图1是单粒子加固FPGA的框图，输入输出端口(IOB)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，时钟模块分布在3个角，时钟模块中包括DCM和全局时钟BUF，还包括配置逻辑和配置接口。图1作为示意，只显示了少量的输入输出模块(IOB)和可配置逻辑模块(CLB)以及块存储器(BRAM)。FPGA还包含其它组成部分：遍布整个芯片连接各个模块的可编程互联结构和配置存储器阵列(CSRAM)，这些在图1中没有具体图示。配置存储器阵列(CSRAM)中配置位的存储值决定了FPGA的具体功能。
SRAM型FPGA芯片在配置前不具备任何逻辑功能，通过加载用户应用指定的配置数据进入内部的配置存储器阵列(CSRAM)来完成配置。除去FPGA中专用的逻辑模块(例如加法器、乘法器等)，FPGA中实现的数学运算和组合逻辑功能通过可编程逻辑模块(CLB)来实现。CLB可以通过配置实现常见的组合逻辑和时序逻辑功能，例如多路选择器、累加器等。现有单粒子加固FPGA中一个CLB包含4个SLICE，每个SLICE包含2个传统的四输入LUT、进位链、2个专用MUX(与LUT中MUX在版图尺寸上有差别，记为MUX2)和2个多功能寄存器。以传统的四输入LUT为例，该LUT只有四个选择端，没有数据输入端，这种结构导致配置完成后，只能通过四个选择端选择输出，因此在实现多路选择器时，一个传统LUT最大只能实现二选一的多路选择器，一个CLB最大只能实现一个16选1的多路选择器。如图2所示为现有FPGA中一个CLB实现的16选1多路选择器。
如果需要更大规模的多路选择器则需要多个CLB级联而成。所以在大规模多路选择器的应用中(例如中断设计)需要占用很多CLB资源。在非加固的FPGA中可以选择资源更多的器件，但单粒子加固的FPGA在同等资源的情况下版图面积要比非加固FPGA的版图面积要大的多，所以目前单粒子加固电路的资源都比较少，而且单粒子加固FPGA种类较少，如果要实现大规模的多路选择器则可能导致单粒子加固FPGA中的组合逻辑资源不够用。因此单粒子加固FPGA急需研究一种新的查找表(LUT)结构，能够使用较少资源实现大规模的多路选择器。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供一种单粒子加固FPGA的查找表电路，能够实现具有可选锁存功能的多路选择器，极大减少了单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率。
本发明的技术解决方案是：一种单粒子加固FPGA的查找表电路，包括2n个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，n是查找表电路选择端的级数，第m级查找表电路选择端包括2n-m个二输入多路选择器MUX；
每个单粒子加固静态随机存储器模块DICE的输入端，包括用户数据接口IN、用户数据使能接口OE、配置接口R和配置选通接口WL，在用户数据使能接口OE使能时，DICE接收通过用户数据接口IN写入的用户数据并输出；在配置选通接口WL使能时，配置码流通过配置接口R写入到DICE中并输出；每两个单粒子加固静态随机存储器模块DICE的输出作为第一级查找表电路选择端上一个MUX的输入；第一级查找表电路选择端上每两个MUX的输出作为第二级查找表电路选择端上一个MUX的输入，依次类推，第n级查找表电路选择端上MUX的输出通过缓存BUFF后向外输出；
所述每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端；
所述二输入多路选择器MUX为传输门结构，n＝4、5或6，m为自然数，m∈[1,n]。
所述二输入多路选择器MUX也可以选择传输管结构，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。
所述单粒子加固静态随机存储器模块DICE包括DICESRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17；第一二输入多路选择器M16的0输入端和1输入端分别与FPGA的配置接口R和用户数据接口IN连接，第二二输入多路选择器M17的0输入端和1输入端分别与FPGA的配置使能接口WL和用户数据使能接口OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEM1连接，所述单粒子加固静态随机存储单元MEM1为经过单粒子加固的SRAM；
所述DICESRAM包括数据输入端口DIN、数据使能端口SIN和数据输出端口OUT，通过数据输入端口DIN和数据使能端口SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；
第一二输入多路选择器M16的输出端与DICESRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICESRAM的SIN端连接；所述DICESRAM的数据输出端口OUT作为单粒子加固静态随机存储器模块DICE的输出端。
所述DICESRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与传输门G1的一个数据端连接，单粒子加固静态随机存储单元MEM3与传输门G1的正向选择端连接，传输门G1的另一个数据端同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN；
所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
所述DICESRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN；
所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
与现有技术相比，本发明具有如下有益效果：
(1)利用本发明的查找表电路，可以实现更大规模的多路选择器，现有单粒子加固FPGA中使用一个CLB才能够实现一个16选1的多路选择器，应用本发明的LUT，一个CLB可以实现最大128选1的多路选择器；
(2)同等规模的多路选择器，本发明的数据所通过的MOS管数目少，所以延时更小、功耗更低。
(3)本发明中DICE模块的用户数据端口和配置数据端口复用了DICESRAM的DIN端口，用户数据锁存端口和配置选择端口复用了DICESRAM的SIN端口，与原有接口共用DICESRAM减少了设计所需MOS管数量，节省了版图面积。
(4)DICESRAM中复用了单粒子加固静态随机存储单元MEM2、NMOSN1和缓存B6，可以使用MEM2锁存被选数据，增加被选数据的抗单粒子干扰的能力。如图6所示的DICESRAM结构形式，使得在有速度需求的多路选择器设计中可以通过设置存储单元MEM3的值为0将存储单元MEM2旁路，减少被选数据的传输延时。
附图说明
图1为单粒子加固现场可编程门阵列FPGA的整体框图；
图2为现有FPGA中一个CLB实现的16选1多路选择器；
图3为本发明中实现16选1多路选择器的LUT模块框图；
图4为本发明中采用传输管结构的二选一多路选择器实现16选1多路选择器的LUT示意图；
图5为本发明中DICE模块的示意图；
图6为本发明中DICESRAM模块的示意图，其中(a)为应用传输门的DICESRAM示意图，(b)为应用NMOS管的DICESRAM示意图。
图7为二选一多路选择器MUX的示意图，其中(a)为传输管结构的二选一多路选择器示意图，(b)为传输管结构的二选一多路选择器示意图。
具体实施方式
本发明提出一种单粒子加固FPGA的查找表(LUT)电路，可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT电路可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。本发明能够实现使用较少的FPGA逻辑资源实现大规模多路选择器功能。
本发明查找表电路包括2n个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，n是查找表电路选择端的级数，第m级查找表电路选择端包括2n-m个二输入多路选择器MUX。二输入多路选择器MUX为传输门结构或传输管结构。
每个单粒子加固静态随机存储器模块DICE的输入端包括用户数据接口IN、用户数据使能接口OE、配置接口R和配置选通接口WL；在作普通查找表时，在配置过程中，在配置选通接口WL使能时，配置码流通过R端口写入DICE中，配置完后输出；在作多路选择器时，在配置完成时，在用户数据使能接口OE使能时，DICE接收通过用户数据接口IN写入的用户数据并输出；每两个单粒子加固静态随机存储器模块DICE的输出端与第一级查找表电路选择端上一个MUX的两个输入端连接；第一级查找表电路选择端上每两个MUX的输出端与第二级查找表电路选择端上一个MUX的两个输入端连接，依次类推，第n级查找表电路选择端上MUX的输出端与缓存BUFF的输入端连接，缓存BUFF的输出端作为查找表电路的输出端LUT_OUT；每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端。n＝4、5或6，m为自然数，m∈[1,n]。
当二输入多路选择器MUX选择传输管(NMOS)结构时，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。
传输管结构的二输入多路选择器MUX如图7中(a)所示，这也是现有单粒子加固FPGA中使用的方式，MUX包括两个传输管(NMOS)N3和N4，和一个反相器I1，MUX的输入端A0连接到传输管N4的输入端，N4的选择端连接到反相器I1的输出端，N4的输出端连接到二输入多路选择器MUX输出端口Z，MUX的输入端A1连接到传输管N3的输入端，N3的选择端连接到二输入多路选择器MUX输入端S，N3的输出端连接到Z，MUX的选择端S连接到反相器I1的输入端。
如图7中(b)所示是传输门结构的二输入多路选择器MUX。包含2个传输门G1和G2，和一个反相器I1。MUX的输入端A0连接到传输门G2的输入端，G2的正向选择端连接到反向器I1的输出端和传输门G3的反向选择端。G2的反向选择端连接到MUX的选择端S，G2的输出端连接到MUX的输出端Z。MUX的输入端A1连接到G3的输入端，G3的正向选择端连接到MUX的选择端S，G3的输出端连接到MUX的输出端Z，MUX的选择端S连接到反相器I1的输入端。
图7中(a)的电路结构比图7中(b)的电路结构在版图上更加节省面积，但是图7的(a)中传输管在传输高电平时会存在阈值损失，所以在级联使用中需要在传输路径上插入缓存BUFF。图7中(b)的传输门在传输过程中不会出现阈值损失，所以在级联使用中可以不用插入缓存BUFF，而且能够比图7的(a)的电路速度更快。
如图5所示，单粒子加固静态随机存储器模块DICE包括DICESRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17；第一二输入多路选择器M16的0输入端和1输入端分别与FPGA的配置接口R和用户数据接口IN连接，第二二输入多路选择器M17的0输入端和1输入端分别与FPGA的配置使能接口WL和用户数据使能接口OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEM1连接，所述单粒子加固静态随机存储单元MEM1为经过单粒子加固的SRAM。
DICESRAM包括数据输入端口DIN、数据使能端口SIN和数据输出端口OUT，通过数据输入端口DIN和数据使能端口SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；
第一二输入多路选择器M16的输出端与DICESRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICESRAM的SIN端连接；DICESRAM的数据输出端口OUT作为单粒子加固静态随机存储器模块DICE的输出端。
根据上述描述连接后，在M16选择IN时M17选择OE，M16选择R时M17选择WL。MEM1控制DIN和SIN的输入选择。
图5这种结构形式的主要的目的是选择DICESRAM的数据输入端，即选择LUT是实现查找表功能还是多路选择器功能。当MEM1中存储的是低电平时，DIN连接到R，SIN连接到WL上，这时LUT是一个普通的查找表，在系统配置过程中通过R和WL接口在DICESRAM中的单粒子静态随机存储单元写入配置数据；当MEM1为高电平时，DIN连接到IN，SIN连接到OE上，LUT实现的是多路选择器功能。
DICESRAM有两种结构，如图6中(a)所示，DICESRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与传输门G1的一个数据端连接，G1的选择端连接到作为旁路控制的单粒子加固静态随机存储单元MEM3的两个互补的输出端上。传输门G1的另一个数据端同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN。
如图6中(b)所示，DICESRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN；所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
在图6中，当LUT实现的是普通查找表功能时，MEM3必须要写入高电平，使得配置数据能够正常写入MEM2中；当LUT实现的是带锁存功能的多路选择器时，MEM3必须要写入高电平，使得要锁存的数据能够正常写入MEM2中；当LUT实现的是不带锁存功能的多路选择器时，MEM3必须要写入低电平，使得MEM2被旁路掉。在实现多路选择器功能时，旁路MEM2能够提高电路性能。
实施例：
n＝4时，本发明使用一个LUT实现可选锁存功能的16选1多路选择器。
如图4所示，该LUT包括16个单粒子加固静态随机存储器模块DICE(D1-D16)、15个传输管结构的二输入多路选择器MUX(M1-M15)和5个缓存BUFF(B1-B5)。每一个DICE包括用户数据接口IN、用户数据使能接口OE、配置接口R和配置选通接口WL，该LUT包括用户数据接口IN1-IN16和用户数据使能接口OE，配置接口R1-R16和配置选通接口WL，数据选择端S1-S4和LUT输出端LUT_OUT。IN1-IN16、OE、R1-R16和WL分别连接到16个DICE块D1-D16上。D1-D16的输出连接到MUXM1-M8的数据输入端；M1-M8数据选择端连接到输入端S1，M1-M8的输出端连接到MUXM9-M12的数据输入端；M9-M12的数据选择端连接到输入端S2，M9-M12的数据输出端连接到BUFFB1-B4的输入端；B1-B4的输出端连接到MUXM13-M14的输入端，M13-M14的数据选择端连接到输入端S3；M13-M14的输出端连接到MUXM15的输入端，M15的数据选择端连接到输入端S4，M15输出端作为LUT输出端LUT_OUT。LUT_OUT可以输出到布线逻辑或CLB中专用的二选一多路选择器的输入端。
如图3所示，为上述LUT实现多路选择器的模块框图，其中LUT的4个输入端对应图中的S1-S4，为多路器的数据选择端；IN1-IN16为新增的16个数据输入端，来源于布线逻辑；OE为新增的数据锁存输入端，来源于布线逻辑；LUT的输出端作为多路选择器的数据输出端，可以输出数据到SLICE内部专用MUX、多功能寄存器和布线逻辑。
数据通过布线逻辑输入到IN1-IN16上，在OE为高电平的情况下，IN1-IN16数据写入到LUT中的SRAM中。同时IN1-IN16在被选择信号在S1-S4的选择选通下，连接到输出端输出。在OE为低电平时，数据输入IN1-IN16不会连接到输出端，这时输出端输出的是存储在DICESRAM中的数据。如果不需要使用锁存功能，可以在DICESRAM中将负责旁路的配置位MEM3(图6)设置为0，并将OE端直接连接到高电平，数据输入信号就直接和输出端连接。这时数据输入不会写入DICESRAM中的单粒子存储单元，也就没有了数据缓存功能，但是电路的性能会提高。
本发明可以大大减少单粒子加固FPGA使用中需要实现大规模多路选择器的电路应用中逻辑资源的占用率。传统方法中要实现16选1的多路选择器需要用一个CLB(8个LUT和7个专用二输入多路选择器)来实现。本发明通过改变LUT的结构，使得只需要使用一个LUT即可实现16选1的多路选择器。在大规模多路选择器设计中大大的节省了CLB资源。
本发明可以实现被选数据的锁存，由于使用的是单粒子加固的存储单元，存储的数据也不易发生翻转。可以在写入数据稳定后将数据锁存输出，如果不需要锁存功能也可以通过在图6中旁路配置单元(MEM3)中写入低电平，将数据存储单元旁路掉增加电路的性能。使用LUT实现的多路选择器与现有CLB实现的多路选择器相比有着以下优点：1.本发明可以实现更大规模的多路选择器，现有单粒子加固FPGA中使用一个CLB才能够实现一个16选1的多路选择器，以本发明实施例为例，一个4输入LUT就可以实现一个16选1的多路选择器。因此结合CLB中专用的MUX，一个CLB可以实现最大128选1的多路选择器；2.同等规模的多路选择器，本发明的数据所通过的晶体管数目少，所以延时更小。3.同等规模的多路选择器，本发明的数据所通过的MOS管数目少，所以功耗更低。
本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (5)

1.一种单粒子加固FPGA的查找表电路，其特征在于：包括2n个单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF，n是查找表电路选择端的级数，第m级查找表电路选择端包括2n-m个二输入多路选择器MUX；
每个单粒子加固静态随机存储器模块DICE的输入端，包括用户数据接口IN、用户数据使能接口OE、配置接口R和配置选通接口WL，在用户数据使能接口OE使能时，DICE接收通过用户数据接口IN写入的用户数据并输出；在配置选通接口WL使能时，配置码流通过配置接口R写入到DICE中并输出；每两个单粒子加固静态随机存储器模块DICE的输出作为第一级查找表电路选择端上一个MUX的输入；第一级查找表电路选择端上每两个MUX的输出作为第二级查找表电路选择端上一个MUX的输入，依次类推，第n级查找表电路选择端上MUX的输出通过缓存BUFF后向外输出；
所述每一级查找表电路选择端上MUX的选择端均连接到对应的查找表电路选择端；
所述二输入多路选择器MUX为传输门结构，n＝4、5或6，m为自然数，m∈[1,n]。
2.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述二输入多路选择器MUX也可以选择传输管结构，此时在第2i级查找表电路选择端的MUX之后连接有缓存BUFF，用于增加前一级查找表电路选择端上MUX的输出能力，其中i为自然数，i小于等于n/2。
3.根据权利要求1所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述单粒子加固静态随机存储器模块DICE包括DICESRAM、单粒子加固静态随机存储单元MEM1、第一二输入多路选择器M16和第二二输入多路选择器M17；第一二输入多路选择器M16的0输入端和1输入端分别与FPGA的配置接口R和用户数据接口IN连接，第二二输入多路选择器M17的0输入端和1输入端分别与FPGA的配置使能接口WL和用户数据使能接口OE连接；第一二输入多路选择器M16和第二二输入多路选择器M17的选择端均与单粒子加固静态随机存储单元MEM1连接，所述单粒子加固静态随机存储单元MEM1为经过单粒子加固的SRAM；
所述DICESRAM包括数据输入端口DIN、数据使能端口SIN和数据输出端口OUT，通过数据输入端口DIN和数据使能端口SIN接收外部输入的数据，并实现存储后输出、锁存后输出或直接输出；
第一二输入多路选择器M16的输出端与DICESRAM的DIN端连接，第二二输入多路选择器M17的输出端与DICESRAM的SIN端连接；所述DICESRAM的数据输出端口OUT作为单粒子加固静态随机存储器模块DICE的输出端。
4.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述DICESRAM包括NMOS管N1、缓存B6、传输门G1、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与传输门G1的一个数据端连接，单粒子加固静态随机存储单元MEM3与传输门G1的正向选择端连接，传输门G1的另一个数据端同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN；
所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
5.根据权利要求3所述的一种单粒子加固FPGA的查找表电路，其特征在于：所述DICESRAM包括NMOS管N1、缓存B6、NMOS管N2、单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3；单粒子加固静态随机存储单元MEM2与NMOS管N2的漏极连接，单粒子加固静态随机存储单元MEM3与NMOS管N2的栅极连接，NMOS管N2的源极同时与缓存B6的输入端以及NMOS管N1的源极连接，缓存B6的输出端作为DICESRAM的数据输出端口OUT，NMOS管N1的栅极作为DICESRAM的数据使能端口SIN，NMOS管N1的漏极作为DICESRAM的数据输入端口DIN；
所述单粒子加固静态随机存储单元MEM2和单粒子加固静态随机存储单元MEM3均为经过单粒子加固的SRAM。
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