CN103632715B - 用于可编程逻辑器件的二模冗余配置存储单元电路 - Google Patents
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Abstract
本发明公开了一种用于可编程逻辑器件的二模冗余配置存储单元电路，该电路包括：4个PMOS管和4个NMOS管组成的4级互锁存储单元、2个传输管以及2个清零管。本发明的二模冗余配置存储单元电路，能够使用尽量少的MOS管在可编程逻辑器件满足配置要求，且可提高可编程逻辑器件抗单粒子翻转阈值。
Description
技术领域
本发明属于集成电路技术领域，尤其涉及一种用于可编程逻辑器件的二模冗余配置存储单元电路。
背景技术
自20世纪70年代以来，随着微电子技术的发展，出现了各种类型的通用型可编程逻辑器件PLD。其中，以基于器件编程配置存储单元SRAM的FPGA的应用较为广泛。用户可以通过软件对SRAM来实现所需的逻辑功能，而不必由自己设计和代工厂制作专用集成电路ASIC芯片。FPGA是一种高密度的复杂PLD。它由许多独立的可编程逻辑模块、可编程互连和可编程输入/输出模块组成。逻辑模块之间以及与输入/输出模块间的连接通过可编程互连开关来实现。通过将配置码流下载到芯片中的配置存储单元即可控制可编程资源，从而实现所需要的逻辑功能。
FPGA是超大规模集成电路VLSI技术和计算机辅助设计CAD技术发展融合的结果。基于FPGA的应用电路设计不需再经流片，同时又有功能强大的EDA软件的支持。因此，与基于ASIC芯片设计相比，产品的研发周期大大缩短。而且在需要的量片数不大时，基于FPGA的应用电路设计与ASIC芯片设计相比还具有成本低的优势。FPGA的这些优点使得它广泛应用于计算机硬件、数据处理、工业控制、遥控遥测、智能仪表、广播电视、医疗器械和航空航天等诸多领域。但在一些应用场合，FPGA中的配置存储单元SRAM位状态易于被单粒子辐射后翻转。
名称为SINGLE EVENT UPSET IN SRAM CELLS IN FPGAS WITHLEAKY GATETRANSISTORS的美国专利US6822894，公开了一种提高FPGA中配置SRAM抗单粒子翻转阈值的方法。通过在SRAM中交叉耦合反向器对的每个输入端与另一反向器的输出端连线间插入一个MOS管接成的栅氧电容，以延长被打翻数据经反向器反馈回来的时间，使得反馈时间大于被打翻数据的恢复时间，从而提高SRAM抗单粒子翻转阈值。另一个名称为MEMORY CELLSENHANCED FOR RESISTANCE TOSINGLE EVENT UPSET的美国专利US6914804，公开了同前一种类似的提高SRAM抗单粒子翻转阈值的方法。其通过在SRAM中交叉耦合反向器对的每个输出端与另一反向器输入端连线间插入一个等效于电阻的MOS传输管，以延长被打翻数据经反向器反馈回来的时间，从而提高SRAM抗单粒子翻转阈值。名称为INTEGRATED CIRCUITSTRUCTURESFOR INCREASING RESISTANCE TO SINGLE EVENT UPSET的美国专利US7319253，公开了一种通过在SRAM存储节点增加MOS管栅氧电容缩短被打翻数据恢复时间的方法，从而提高SRAM抗单粒子翻转阈值。不同于前面通过延长被打翻数据经反向器反馈回来的时间或缩短被打翻数据的恢复时间以提高SRAM抗单粒子翻转阈值的方法，文献“Upsethardenedmemory design for submicron CMOS technology，T.Calin，M.Nicolaidis，R.Velazco，Nuclear Science，IEEE Transactions，VOL43，NO.6，Dec.1996，pp.2874-2878”给出了一种双互锁存储单元电路。它相当于传统两端读写SRAM单元的二模冗余电路，相比于可编程逻辑器件中配置存储单元单端读写多用了2个MOS管。
上文中提到的现有技术通过增加敏感结点电容缩短被打翻数据恢复时间，或在SRAM中反向器输入路径上增加电阻电容延长被打翻数据经反向器反馈回来的时间，以提高SRAM抗单粒子翻转阈值；或者通过一种二模冗余SRAM单元的双互锁存储单元电路来提高SRAM抗单粒子翻转阈值，该电路包含有12个MOS管，需要两端差分读写。可编程逻辑器件上电时需对内部配置存储单元清零，使其处在确定的状态。因此，二模冗余的配置存储单元就需在存储相同状态的两个结点上各增加一个清零管。本发明在此基础上提供了一种用于可编程逻辑器件的带清零管的单端读写二模冗余配置存储单元电路，相比现有技术的两端读写存储单元少占有一倍的布线。
发明内容
为了解决上述现有技术中存在的问题，本发明提供了一种用于可编程逻辑器件的抗单粒子翻转加固的二模冗余配置存储单元电路。
本发明提出的一种用于可编程逻辑器件的二模冗余配置存储单元电路包括：4个PMOS管101、103、105、107和4个NMOS管102、104、106、108组成的4级互锁存储单元、2个传输管109、110，以及2个清零管111、112，其中：
所述电路的地址选择输入端sel与第一传输管109的栅极G端和第二传输管110的栅极G端连接；
所述电路的数据输入输出双向端data与所述第一传输管109的源极S端和所述第二传输管110的源极S端连接；
所述第一传输管109的漏极D端与第一PMOS管101的漏极D端、第一NMOS管102的漏极D端、第二PMOS管103的栅极G端以及第四NMOS管108的栅极G端连接；
所述第二传输管110的漏极D端与第三PMOS管105的漏极D端、第三NMOS管106的漏极D端、第四PMOS管107的栅极G端以及第二NMOS管104的栅极G端连接；
所述电路的清零输入端clr与第一清零管111的栅极G端和第二清零管112的栅极G端连接；
所述第一清零管111的漏极D端与第二PMOS管103的漏极D端、第二NMOS管104的漏极D端、第三PMOS管105的栅极G端以及第一NMOS管102的栅极G端连接；
所述第二清零管112的漏极D端与第四PMOS管107的漏极D端、第四NMOS管108的漏极D端第一PMOS管101的栅极G端以及第三NMOS管106的栅极G端连接。
本发明的二模冗余配置存储单元电路，能够使用尽量少的MOS管在可编程逻辑器件满足配置要求，且可提高可编程逻辑器件抗单粒子翻转阈值。
附图说明
图1是根据本发明一实施例的二模冗余配置存储单元电路的原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1是根据本发明一实施例的二模冗余配置存储单元电路的原理图，如图1所示，所述用于可编程逻辑器件的二模冗余配置存储单元电路100包括：4个PMOS管101、103、105、107和4个NMOS管102、104、106、108组成的4级互锁存储单元、2个传输管109和110，以及2个清零管111和112，其中：
第一PMOS管101与第一NMOS管102组成第一级互锁存储单元，第二PMOS管103与第二NMOS管104组成第二级互锁存储单元，第三PMOS管105与第三NMOS管106组成第三级互锁存储单元，第四PMOS管107与第四NMOS管108组成第四级互锁存储单元；
所述电路100的地址选择输入端sel与第一传输管109的栅极G端和第二传输管110的栅极G端连接；
所述电路100的数据输入输出双向端data与所述第一传输管109的源极S端和所述第二传输管110的源极S端连接；
所述第一传输管109的漏极D端与第一PMOS管101的漏极D端、第一NMOS管102的漏极D端、第二PMOS管103的栅极G端以及第四NMOS管108的栅极G端连接；
所述第二传输管110的漏极D端与第三PMOS管105的漏极D端、第三NMOS管106的漏极D端、第四PMOS管107的栅极G端以及第二NMOS管104的栅极G端连接；
所述电路100的清零输入端clr与第一清零管111的栅极G端和第二清零管112的栅极G端连接；
所述第一清零管111的漏极D端与第二PMOS管103的漏极D端、第二NMOS管104的漏极D端、第三PMOS管105的栅极G端以及第一NMOS管102的栅极G端连接；
所述第二清零管112的漏极D端与第四PMOS管107的漏极D端、第四NMOS管108的漏极D端第一PMOS管101的栅极G端以及第三NMOS管106的栅极G端连接；
第一PMOS管101的源极S端、第二PMOS管103的源极S端、第三PMOS管105的源极S端以及第四PMOS管107的源极S端均接到电源VCC；
第一NMOS管102的源极S端、第二NMOS管104的源极S端、第三NMOS管106的源极S端、第四NMOS管108的源极S端、第一清零管111的源极S端和第二清零管112的源极S端均接到地VSS。
其中，所述第一传输管109、第二传输管110、第一清零管111以及第二清零管112均为NMOS管。
本发明二模冗余配置存储单元电路上电时首先清一次零，清零时，清零输入端clr使能，第二级互锁存储单元与第四级互锁存储单元的存储状态为‘0’，与其存储状态相反的第一级互锁存储单元与第三级互锁存储单元为‘1’；当写‘1’时，数据输入输出双向端data为‘0’，地址选择输入端sel使能，第一级互锁存储单元与第三级互锁存储单元的存储状态为‘0’，与其存储状态相反的第二级互锁存储单元与第四级互锁存储单元为‘1’；回读时，数据输入输出双向端data被充电到‘1’，然后地址选择输入端sel使能，如果第一级互锁存储单元与第三级互锁存储单元的存储状态为‘0’，则数据输入输出双向端data被放电到‘0’，回读出‘0’；若第一级互锁存储单元与第三级互锁存储单元的存储状态为‘1’，则数据输入输出双向端data保持在‘1’，回读出‘1’。由于第一级互锁存储单元与第三级互锁存储单元的存储状态相同，第二级互锁存储单元与第四级互锁存储单元的存储状态相同，当单粒子将其中任一存储状态打翻，均会被相邻两个互锁存储单元恢复回来，所以本发明相比一般配置SRAM可提高可编程逻辑器件抗单粒子翻转阈值。
需要说明的是，本发明并不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制，例如，所有的底层电路均可以是标准的CMOS工艺或其他的工艺。
本发明的二模冗余配置存储单元电路，能够使用尽量少的MOS管在可编程逻辑器件满足配置要求，且可提高可编程逻辑器件抗单粒子翻转阈值。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种用于可编程逻辑器件的二模冗余配置存储单元电路，其特征在于，该电路包括：4个PMOS管(101、103、105、107)和4个NMOS管(102、104、106、108)组成的4级互锁存储单元、2个传输管(109、110)，以及2个清零管(111、112)，其中：
所述电路的地址选择输入端sel与第一传输管(109)的栅极G端和第二传输管(110)的栅极G端连接；
所述电路的数据输入输出双向端data与所述第一传输管(109)的源极S端和所述第二传输管(110)的源极S端连接；
所述第一传输管(109)的漏极D端与第一PMOS管(101)的漏极D端、第一NMOS管(102)的漏极D端、第二PMOS管(103)的栅极G端以及第四NMOS管(108)的栅极G端连接；
所述第二传输管(110)的漏极D端与第三PMOS管(105)的漏极D端、第三NMOS管(106)的漏极D端、第四PMOS管(107)的栅极G端以及第二NMOS管(104)的栅极G端连接；
所述电路的清零输入端clr与第一清零管(111)的栅极G端和第二清零管(112)的栅极G端连接；
所述第一清零管(111)的漏极D端与第二PMOS管(103)的漏极D端、第二NMOS管(104)的漏极D端、第三PMOS管(105)的栅极G端以及第一NMOS管(102)的栅极G端连接；
所述第二清零管(112)的漏极D端与第四PMOS管(107)的漏极D端、第四NMOS管(108)的漏极D端、第一PMOS管(101)的栅极G端以及第三NMOS管(106)的栅极G端连接；
其中，第一PMOS管(101)与第一NMOS管(102)组成第一级互锁存储单元，第二PMOS管(103)与第二NMOS管(104)组成第二级互锁存储单元，第三PMOS管(105)与第三NMOS管(106)组成第三级互锁存储单元，第四PMOS管(107)与第四NMOS管(108)组成第四级互锁存储单元；
所述二模冗余配置存储单元电路上电时清零输入端clr使能，第二级互锁存储单元与第四级互锁存储单元的存储状态为‘0’，与其存储状态相反的第一级互锁存储单元与第三级互锁存储单元为‘1’；当写‘1’时，数据输入输出双向端data为‘0’，地址选择输入端sel使能，第一级互锁存储单元与第三级互锁存储单元的存储状态为‘0’，与其存储状态相反的第二级互锁存储单元与第四级互锁存储单元为‘1’；回读时，数据输入输出双向端data被充电到‘1’，然后地址选择输入端sel使能，如果第一级互锁存储单元与第三级互锁存储单元的存储状态为‘0’，则数据输入输出双向端data被放电到‘0’，回读出‘0’；若第一级互锁存储单元与第三级互锁存储单元的存储状态为‘1’，则数据输入输出双向端data保持在‘1’，回读出‘1’。
2.根据权利要求1所述的电路，其特征在于，第一PMOS管(101)的源极S端、第二PMOS管(103)的源极S端、第三PMOS管(105)的源极S端以及第四PMOS管(107)的源极S端均接到电源VCC。
3.根据权利要求1所述的电路，其特征在于，第一NMOS管(102)的源极S端、第二NMOS管(104)的源极S端、第三NMOS管(106)的源极S端、第四NMOS管(108)的源极S端、第一清零管(111)的源极S端和第二清零管(112)的源极S端均接到地VSS。
4.根据权利要求1所述的电路，其特征在于，所述第一传输管(109)、第二传输管(110)、第一清零管(111)以及第二清零管(112)均为NMOS管。
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