CN104464795B - 一种抗单粒子翻转的静态随机存储单元 - Google Patents

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Abstract

本发明公开了一种抗单粒子翻转的静态随机存储单元，包括信号输入端、信号输出端、时钟端口、第一控制节点、第二控制节点、第一存储节点、第二存储节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管。本发明可以减少数据写入的延迟时间，功耗低，占用面积小。

Description

一种抗单粒子翻转的静态随机存储单元
技术领域
本发明属于集成电路技术领域，涉及一种存储单元，具体涉及一种抗单粒子翻转的静态随机存储单元
背景技术
随着工艺技术的不断发展，集成电路的关键尺寸不断减小，器件结点临界电荷也随之减小，单粒子效应引起的软错误将更加显著。和组合逻辑电路相比，存储器和锁存器因为缺乏屏蔽机制，更容易受到单粒子翻转的影响。对于应用于特殊领域(航天航空、军事等)的存储芯片来说，有必要对存储单元采取抗辐照加固措施。高性能的存储单元应该具有临界电荷大，读写速度快，功耗低的特点。Jahinuzzaman发表的(Jahinuzzaman S M，Rennie DJ，Sachdev M.A soft error tolerant 10T SRAM bit-cell with differential readcapability[J].Nuclear Science，IEEE Transactions on Nuclear Science，2009，56(6)：3768-3773.)中提到的Quatro-10T单元静态功耗和静态噪声容限高的特点，但是写入延迟较大，并且存储节点难以从低电平到高电平的跳变中恢复。ROCK发表的(Rockett Jr LR.An SEU-hardened CMOS data latch design[J].IEEE Transactions on NuclearScience，1988，35：1682-1687.)中提到的ROCK单元具有很好的单粒子翻转稳定性，但是功耗和面积较大。Zhang发表的(Guohe Zhang，Jun Shao，Feng Liang and DongxuanBao，“Anovel single event upset hardened CMOS SRAM cell，”IEICE Electronics Express，Vol.9，No，3，140-145，2012.)中提到的存储单元，具有恢复时间短的优点，但是写入时间和面积花费制约了它的应用。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种抗单粒子翻转的静态随机存储单元，该存储单元可以减少数据写入的延迟时间，功耗低，占用面积小。
为达到上述目的，本发明所述的抗单粒子翻转的静态随机存储单元包括信号输入端、信号输出端、时钟端口、第一控制节点、第二控制节点、第一存储节点、第二存储节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管；
所述第一PMOS管的栅极及漏极分别与第二控制节点及第一控制节点相连接，第一PMOS管的源极及衬底与电源相连接；
所述第二PMOS管的栅极及漏极分别与第一控制节点及第二控制节点相连接，第二PMOS管的源极及衬底与电源相连接；
所述第三PMOS管的栅极及漏极分别与第一控制节点及第一存储节点相连接，第三PMOS管的源极及衬底与电源相连接；
所述第四PMOS管的栅极及漏极分别与第二控制节点及第二存储节点相连接，第四PMOS管的源极及衬底与电源相连接；
所述第五PMOS管的栅极、源极、漏极及衬底分别与第二存储节点、第一控制节点、时钟端口及电源相连接；
所述第六PMOS管的栅极、漏极、源极及衬底分别与第一存储节点、时钟端口、第二控制节点及电源相连接；
所述第一NMOS管的栅极及漏极分别与第二存储节点及第一存储节点相连接，第一NMOS管的源极及衬底接地；
所述第二NMOS管的栅极及漏极分别与第一存储节点及第二存储节点相连接，第二NMOS管的源极及衬底均接地；
所述第三NMOS管的栅极、漏极及源极分别与时钟端口、第一存储节点及信号输入端相连接，第三NMOS管的衬底接地；
所述第四NMOS管的栅极、漏极及源极分别与时钟端口、第二存储节点及信号输出端相连接，第四NMOS管的衬底接地。
所述第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管组成了一个存储单元。
通过第三NMOS管和第四NMOS管控制信号输入端及信号输出端进行信号的写入及读出；
第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管组成了负反馈路径。
本发明具有以下有益效果：
本发明所述的抗单粒子翻转的静态随机存储单元中时钟端口与第四NMOS管、第三NMOS管、第五PMOS管及第六PMOS相连接，有效的隔离数据写入过程中负反馈对数据写入的影响，增强第一存储节点及第二存储节点的抗单粒子能力，提高写入及读出的速度，同时第一控制节点及第二控制节点均至于各PMOS管的漏极相连接，对高电压到低电压的跳变免疫，增强了第一控制节点及第二控制节点的抗单粒子能力，实现对所有内部节点的抗单粒子加固，同时本发明的功耗低，占用面积小。
附图说明
图1为本发明的结构示意图。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的抗单粒子翻转的静态随机存储单元包括信号输入端BL、信号输出端BLb、时钟端口CLK、第一控制节点C、第二控制节点D、第一存储节点A、第二存储节点B、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3及第四NMOS管N4；第一PMOS管P1的栅极及漏极分别与第二控制节点D及第一控制节点C相连接，第一PMOS管P1的源极及衬底与电源VDD相连接；第二PMOS管P2的栅极及漏极分别与第一控制节点C及第二控制节点D相连接，第二PMOS管P2的源极及衬底与电源VDD相连接；第三PMOS管P3的栅极及漏极分别与第一控制节点C及第一存储节点A相连接，第三PMOS管P3的源极及衬底与电源VDD相连接；第四PMOS管P4的栅极及漏极分别与第二控制节点D及第二存储节点B相连接，第四PMOS管P4的源极及衬底与电源VDD相连接；第五PMOS管P5的栅极、源极、漏极及衬底分别与第二存储节点B、第一控制节点C、时钟端口CLK及电源VDD相连接；第六PMOS管P6的栅极、漏极、源极及衬底分别与第一存储节点A、时钟端口CLK、第二控制节点D及电源VDD相连接；第一NMOS管N1的栅极及漏极分别与第二存储节点B及第一存储节点A相连接，第一NMOS管N1的源极及衬底接地；第二NMOS管N2的栅极及漏极分别与第一存储节点A及第二存储节点B相连接，第二NMOS管N2的源极及衬底均接地；第三NMOS管N3的栅极、漏极及源极分别与时钟端口CLK、第一存储节点A及信号输入端BL相连接，第三NMOS管N3的衬底接地；第四NMOS管N4的栅极、漏极及源极分别与时钟端口CLK、第二存储节点B及信号输出端BLb相连接，第四NMOS管N4的衬底接地。
需要说明的是，所述第一NMOS管N1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5及第六PMOS管P6组成了一个存储单元。
通过第三NMOS管N3和第四NMOS管N4控制信号输入端及信号输出端BL及BLb进行信号的写入及读出；第三PMOS管P3、第四PMOS管P4、第五PMOS管P5及第六PMOS管P6组成了负反馈路径。
Quatro-10T存储单元具有静态噪声容限大以及静态功耗小的优点，但是存储节点难以从低电平0到高电平1的跳变中恢复，而且因为冗余节点的影响，写入延迟较大。本发明在Quatro-10T存储单元的基础上采用第五PMOS管P5及第六PMOS管P6作为下拉晶体管，实现了对第一存储节点A、第二存储节点B、第一控制节点C及第二控制节点D的全面加固，同时时钟端口CLK连接第五PMOS管P5的源极及第六PMOS管P6的源极，消除了冗余节点对写入时间的影响，提高了写入速度。ROCK单元因为采用大尺寸晶体管，面积和功耗较大，本发明中只需提高上拉管尺寸，因此明显减小了面积和功耗。Zhang单元虽然加固性能优良，但是晶体管数目多，面积大，且写入时间较长。本发明可用标准工艺制造，不需要增加额外特殊工序。
本发明和六管存储单元、Quatro-10T存储单元、ROCK存储单元性能进行了模拟对比，对比结果如表1。
表1
六管单元 ROCK单元 Quotra-10T单元 本发明
晶体管数目 6 12 10 10
25.1fC ＞250fC 58.6fC ＞250fC
写入时间 49.5ps 190ps 144ps 81ps
功耗 2.58μW 6.69μW 5.35μW 2.73μW
与六管存储单元相比，本发明的临界电荷提高10倍以上，实现了抗单粒子翻转加固设计，面积、速度和功耗等方面略有牺牲。
与ROCK单元相比，本发明实现了面积较小，写入时间和功耗显著减少，性能更好。
与Quotra-10T单元相比，本发明临界电荷增大4倍以上，写入时间和功耗也有降低。

Claims (3)

1.一种抗单粒子翻转的静态随机存储单元，其特征在于，包括信号输入端(BL)、信号输出端(BLb)、时钟端口(CLK)、第一控制节点(C)、第二控制节点(D)、第一存储节点(A)、第二存储节点(B)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)、第六PMOS管(P6)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)及第四NMOS管(N4)；
所述第一PMOS管(P1)的栅极及漏极分别与第二控制节点(D)及第一控制节点(C)相连接，第一PMOS管(P1)的源极及衬底与电源(VDD)相连接；
所述第二PMOS管(P2)的栅极及漏极分别与第一控制节点(C)及第二控制节点(D)相连接，第二PMOS管(P2)的源极及衬底与电源(VDD)相连接；
所述第三PMOS管(P3)的栅极及漏极分别与第一控制节点(C)及第一存储节点(A)相连接，第三PMOS管(P3)的源极及衬底与电源(VDD)相连接；
所述第四PMOS管(P4)的栅极及漏极分别与第二控制节点(D)及第二存储节点(B)相连接，第四PMOS管(P4)的源极及衬底与电源(VDD)相连接；
所述第五PMOS管(P5)的栅极、源极、漏极及衬底分别与第二存储节点(B)、第一控制节点(C)、时钟端口(CLK)及电源(VDD)相连接；
所述第六PMOS管(P6)的栅极、漏极、源极及衬底分别与第一存储节点(A)、时钟端口(CLK)、第二控制节点(D)及电源(VDD)相连接；
所述第一NMOS管(N1)的栅极及漏极分别与第二存储节点(B)及第一存储节点(A)相连接，第一NMOS管(N1)的源极及衬底接地；
所述第二NMOS管(N2)的栅极及漏极分别与第一存储节点(A)及第二存储节点(B)相连接，第二NMOS管(N2)的源极及衬底均接地；
所述第三NMOS管(N3)的栅极、漏极及源极分别与时钟端口(CLK)、第一存储节点(A)及信号输入端(BL)相连接，第三NMOS管(N3)的衬底接地；
所述第四NMOS管(N4)的栅极、漏极及源极分别与时钟端口(CLK)、第二存储节点(B)及信号输出端(BLb)相连接，第四NMOS管(N4)的衬底接地。
2.根据权利要求1所述的抗单粒子翻转的静态随机存储单元，其特征在于，所述第一NMOS管(N1)、第二NMOS管(N2)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)及第六PMOS管(P6)组成了一个存储单元。
3.根据权利要求1所述的抗单粒子翻转的静态随机存储单元，其特征在于，通过第三NMOS管(N3)和第四NMOS管(N4)控制信号输入端及信号输出端(BL、BLb)进行信号的写入及读出；
第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)及第六PMOS管(P6)组成了负反馈路径。
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