CN104617925B - 锁存电路 - Google Patents

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Abstract

一种锁存电路，基于主从交叉耦合的反相器对配置。从电路的反相器耦合至高电压轨和低电压轨，其中对于两个反相器中的每一个，通过电阻性元件来实现与电压轨之一的耦合。这种电路设计无需内部时钟缓冲器，并实现了单相时钟控制，因此不需要内部时钟信号反转。可以以低功率来实现该电路，当输入数据信号和输出数据信号相同时，不存在针对冗余转变的动态功耗。

Description

锁存电路
技术领域
本发明涉及锁存电路。
背景技术
已经认识到时钟网络设计是锁存电路的总功耗的主要因素。
具体地，当输入和输出处于相同状态时，内部节点的冗余转变在诸如触发器之类的锁存电路中引起不必要的功耗。这些冗余转变可以引起大约50％的功耗。时钟汇(clocksink)(触发器)的动态功耗通常为片上系统(“SoC”)设计的总功率预算的大约30％。
已采用多种方法来减小片上系统架构的功耗。时钟选通已广泛用作一种将SoC设计的未使用部分的时钟控制关闭的方法。不幸的是，对于被时钟控制的元件所采样的数据在两个连续周期都相同的情况，时钟选通是无效的。当输入节点和输出节点处于相同状态时，由时钟信号引起的触发器内部节点的冗余切换导致不必要地增加了功耗。
图1示出了已知的主-从D型触发器布局，其中示出了D输入、Q输出、外部时钟输入CK以及内部反相时钟CKA和CKN。该电路包括主选通D型锁存器10和从选通D型锁存器12。始终切换内部时钟寄生电容，而与连续时钟周期中的采样值差异无关。这导致了不期望的功耗增加。
提出了多种低功率技术来减小由触发器的内部节点的冗余切换引起的功耗。
图2示出了所谓的“按需时钟(clock on demand)”触发器。该“按需时钟”触发器具有“异或”门20，“异或”门20的输出Sdiff用于对主/从锁存器布置24的“与”门22形式的时钟缓冲器进行选通，以避免针对相同输入值和输出值的冗余转变。“异或”门将当前D输入与锁存的触发器Q输出相比较。这样，仅当当前输入与先前时钟周期中采样的输入不同时才创建透明采样窗口。
这种微架构用作一种精细调节特征，以相较于作为较粗略控制的时钟选通而言节省时钟电力。
在常规操作期间，即，当输入数据和输出数据在连续时钟周期中不相同时，由于“与”门22和“异或”门20添加的功能，功耗增加(增加的功耗实际上为23％)。考虑到在连续时钟周期中输入和输出数据相同时实现的功耗减少(是因子1.7至2.94)，这种功耗增加可以忽略。
图3示出了功耗变化(基于电流I平均)。每一对中，左侧条形示出了图2中电路的功耗，右侧条形示出了基本触发器24的功耗。针对三种可能的输入数据序列示出了功耗。
该电路在保持时间方面存在问题。按需时钟触发器基本上是由电路中通过Sdiff信号与时钟信号之间的“与”操作而产生的脉冲时钟来驱动的锁存电路。尤其对于扫描测试电路而言，保持时间变差的问题尤为严重。扫描链是一种移位寄存器，扫描链的每个分段的传播延迟可能较小。这使得有必要向扫描链的分段中插入延迟单元以应对保持时间违反。这不仅使设计工作变得复杂，还由于插入延迟单元导致了功耗增加。
避免了能量密集预充电的低功率条件时钟控制触发器基于差分布局，如图4所示，图4示出了基于差分SRAM单元的主从触发器布局。
该电路包括主存储单元40和从存储单元42。每个存储单元采用交叉耦合反相器对(CCIP)的形式。
例如在US7456669中描述了这类电路的操作。
电路输入DIN由第一数据反相器43反相，以形成反相输入DBN，并再次由第二数据反相器44反相，以形成非反相输入DB。在本说明书和权利要求书中，非反相的意思是“具有相同的相位”，因为DB实际上是输入的双重反相版本。这两个数据信号DB和DBN是内部数据信号。
时钟输入控制晶体管集合，该晶体管集合将内部数据信号耦合至主存储单元40或者将主存储单元数据耦合至从存储单元42。
该晶体管集合包括：第一NMOS晶体管45a，用于耦合两个存储单元的输入；第二NMOS晶体管45b，用于耦合两个存储单元的输出；第三PMOS晶体管45c，用于将反相输入DBN耦合至主单元40的输入；以及第四PMOS晶体管45d，用于将非反相输入DB耦合至主单元40的输出。
对于时钟输入的一个相位(在该示例中，CK低)，将两个内部数据信号耦合至主存储单元40，对于另一个相位(在该示例中，CK高)，由内部节点MDBN和MDB将主单元和从单元耦合在一起。从单元的输入称作QB，从单元的输出称作Q。将信号QB反相以得到电路输出DOUT。
仅当输入数据和输出数据在连续时钟周期中不同时才对内部节点(DBN、DB、MDBN、MDB、QB和Q)放电或充电。
采样操作基本上包括：向两对交叉耦合反相器(主CCIP 40和从CCIP42)写入。在时钟的低相位期间(在时钟的上升沿之前)，输入数据对于主CCIP 40透明。在时钟的上升沿，由主CCIP 40将数据写入从CCIP 42。
然而当从CCIP 42中存储的数据值与主CCIP 40的值不同时，从CCIP中存储的数据值引起主CCIP数据破坏的风险很高。
这使得该电路易受工艺变化的影响。为了避免这种数据耦合并克制从CCIP中存储的数据值，将主CCIP的尺寸设计为大于从CCIP(如图4中示意性所示出)。这种大尺寸设计增加了功耗。
为了解决该问题，在Chen Kong等人的“A 77％Energy-Saving22-TransistorSingle-Phase Clocking D flip-flop with Adaptive Coupling configuration in40nm CMOS”，Proc.Of IEEE ISSCC 2011，pp.338-339中提出了基于自适应耦合的主从触发器布局。
图5示出了这种电路设计。
基于自适应耦合的布局引入了两个附加的自适应耦合元件50、52。这种配置削弱了输入状态(主CCIP 40中存储的值)与内部状态(要写入的从CCIP值)不同时状态保持(state-retention)耦合的影响。
这导致容易转变并且增强了变化弹性(variability resilience)。
每个自适应耦合元件由并联配置的一个PMOS和一个NMOS构成，栅极由相同的数据信号来控制。如果NMOS的栅极电平为低(DBN节点为低，DB节点为高)，则PMOS导通，NMOS截止，从而削弱了主CCIP 40中存储的值翻转(flipping)时升高的节点CDBN的影响。该电路的基本思想在于限制从CCIP数据耦合对主CCIP的影响。
附加的电路元件向电路中引入了不期望的延迟。
发明内容
本发明由权利要求来限定。
根据本发明，提供了一种锁存电路，包括：
主电路，包括交叉耦合的反相器对；
从电路，包括交叉耦合的反相器对；
数据输入端子；
数据输出端子；
反相器布置，用于将数据输入端子处的数据反相，以得到数据输入的反相版本和非反相版本；
第一切换布置，用于将数据输入的反相版本和非反相版本之一切换到主电路的输入，并将数据输入的反相版本和非反相版本中的另一个切换到主电路的输出；以及
第二切换布置，用于耦合主电路和从电路的输入以及耦合主电路和从电路的输出，所述第一切换电路和第二切换电路由输入时钟来进行时钟控制，
其中，从电路的反相器耦合至高电压轨和低电压轨，其中对于两个反相器中的每一个，通过电阻性元件来实现与电压轨之一的耦合。
该电路提供了从电路反相器与电压线之一的电阻性连接。这用于产生电压降，该电压降降低了晶体管源极电压，从而降低了从电路的强度。
这种电路设计无需内部时钟缓冲器。该电路还可以使用单相时钟控制(singlephase clocking)，因此不需要内部时钟信号反转。不需要预充电阶段(基于感测放大器的触发器需要，如US7557630中所公开)。可以以低功率来实现本发明的电路，当输入数据信号和输出数据信号相同时，不存在对于冗余转变的动态功耗。还避免了上述保持时间问题。
电阻性元件指的是有意使电阻高于导电连接迹线的部件。优选地，电阻性元件包括二极管方式连接的晶体管。
电阻性元件可以包括连接在高电压轨与相应的反相器之间的二极管方式连接的NMOS晶体管。
优选地，从电路的每个反相器包括串联的NMOS晶体管和PMOS晶体管，它们的栅极在NMOS晶体管和PMOS晶体管的输入处相连。电阻性元件优选地用于减小PMOS源极电压，从而使得PMOS晶体管在保持数据值方面的强度相较于形成第二切换布置的晶体管的强度减低。
例如，第一切换布置可以包括第一极性类型的晶体管(例如，PMOS)，第二切换布置包括与第一极性类型相反的第二极性类型的晶体管(例如，NMOS)。对于NMOS晶体管，由于反相器电路的PMOS源极电压减小，能够容易地向从电路写入。第一切换布置优选地包括在输入的反相版本与主电路的输入之间的第一PMOS晶体管以及在输入的非反相版本与主电路的输出之间的第二PMOS晶体管。
输入的非反相版本可以包括输入的双重反相版本，反相器布置包括串联的第一反相器和第二反相器以产生反相信号和双重反相信号。至数据输出端子的输出可以包括从电路的输入的反相版本。
附图说明
现在将参考附图详细描述本发明的示例，附图中：
图1示出了已知的第一主从触发器设计；
图2示出了已知的第二主从触发器设计；
图3示出了图2中设计的省电优点；
图4示出了已知的第三主从触发器设计；
图5示出了已知的第四主从触发器设计；
图6示出了本发明的触发器设计的第一示例；
图7用于说明图6中电路的操作；以及
图8是说明图6中电路的操作的时序图。
具体实施方式
本发明提供了一种基于主从交叉耦合反相器对配置的锁存电路。从电路的反相器耦合至高电压轨和低电压轨，其中对于从电路反相器对中的两个反相器中的每一个，通过电阻性元件来实现至电压轨之一的耦合。这种电路设计不需要内部时钟缓冲器并且实现了单相时钟控制，因此不需要内部时钟信号反相。可以以低功率来实现该电路，当输入数据信号和输出数据信号相同时，不存在针对冗余转变的动态功耗。
本发明涉及差分主从交叉耦合反相器，以实现锁存电路，即，触发器布局。这种架构类似于两个级联的SRAM 6晶体管比特单元。可以将电阻性元件实现为从交叉耦合反相器对中的二极管方式连接NMOS晶体管。这些电阻性元件削弱了PMOS晶体管对数据值的保持。晶体管的数目少于已有的低功率触发器。
图6示出了本发明的电路示例。该电路基于图4的主从电路，使用了相同的附图标记。
区别在于从交叉耦合反相器对电路42的设计。从电路具有输入反相器60和输出反相器62。每个反相器包括耦合至高电压轨的PMOS晶体管和连接到低电压轨的NMOS晶体管。NMOS晶体管和PMOS晶体管串联，它们的栅极连接在输入处，输出取自于晶体管之间的连接点(晶体管的漏极)。
然而与图5的电路不同，每个反相器的顶部PMOS晶体管的源极不直接连接到高电压轨VDD，而是通过相应的电阻性元件64、66来连接。
每个电阻性元件64、66包括二极管方式连接的晶体管，具体地，连接在高电压轨VDD和相应的反相器PMOS晶体管之间的二极管方式连接NMOS晶体管。
PMOS晶体管45c、45d共同构成第一切换结构(一个在输入的反相版本与主电路的输入之间，另一个在输入的非反相版本与主电路的输出之间)，用于将差分输入切换至主CCIP 40。NMOS晶体管45a、45b共同限定了第二切换结构，用于耦合主电路和从电路的输入以及耦合主电路和从电路的输出。可以将这些晶体管看作是从主电路向从电路传送数据的NMOS传送晶体管。
图4的已知差分主从布局所存在的要解决的基本问题是确保从CCIP数据的成功覆写。这类似于SRAM 6晶体管单元写操作。
具有时钟控制NMOS传送晶体管的从CCIP用作6晶体管单元，主CCIP是写感测放大器结构。
从数据耦合可以引起主CCIP中锁存的数据值的翻转，从而导致错误的数据采样。将主CCIP设计为大尺寸的传统方法防止了这一点，代价是增大了面积和功耗开销。
图6的布局基于增强从CCIP 42的可写性的构思。从CCIP中引入的二极管方式连接NMOS晶体管64、66降低了交叉耦合反相器对中PMOS晶体管的源极电压。这使得PMOS晶体管保持数据值的强度相较于传送NMOS晶体管45a、45b(由CK的高相位来导通)的强度降低，这将主CCIP40的数据值容易地写入从CCIP 42中。
相较于图5的电路，该布局的时钟至输出延迟也更快，因为该电路通过防止主CCIP40中的数据翻转而不是加速写操作来促进写操作。数据输出反相器46的尺寸可以设计为减小由从交叉耦合反相器对的源极电压电平降低而引起的上升至下降延迟(rise to falldelay)。
下表示出了基于40nm技术，VDD＝1.1V，温度27℃及正常工艺角(nominal processcorner)的仿真结果。
触发器布局 传统差分FF 图5 图6
平均电流(uA) 7.16μA 3.43μA 2.47μA
TC-Q delay(ps) 47.12 56.57 47.05
Tsetup(ps) 108 80 80
Thold(ps) -50 -30 -35
图7示出了图6的电路，具有附加节点名称，用在图8的时序图中。还示出了输入处上升沿的效果。
在第一阶段，将输入DIN写入主CCIP 40，且在第二阶段，在从SSIP中(在时钟的上升沿)写入主CCIP数据。
图8示出了时钟输入CLK、数据输入DIN和数据输出DOUT。图8还示出了从单元42的输入Q和反相输入QB以及主单元40的输入MDBN和反相输入MDB。还示出了反相输入DBN和双重反相输入DB。
本发明的该电路可以用在多种电路中，例如用在低功率加密片上系统设计中。
本发明使得能够减小电流尖峰，这增强了对于侧通道攻击的弹性，并且本发明使得能够降低功耗。
当以40nm CMOS技术来实现时，对于相当的设置和保持时间，该触发器布局引起28％的功耗降低，并且在工作于VDD＝1.1V、27℃和正常工艺角时将时钟至输出延迟减小17％。
在以上示例中，将电阻性元件设置在电路的高电压轨侧。取而代之，电阻性元件可以在接地侧。于是，电阻性元件可以用于升高源极电压而不是降低漏极电压。
在以上示例中将电阻元件示为二极管方式连接的晶体管。然而电阻可以以其他方式来实现，例如使用多晶硅电阻器。
以上示例还基于MOS晶体管电路。然而，使用诸如双极结型晶体管等其他晶体管技术可以实现等效电路功能。类似地，本发明可以应用于FinFET和FDSOI(完全耗尽绝缘体上硅MOSFET)器件。
以上示例使用反相输入DBN和双重反相输入DB。取而代之，可以使用原始输入DIN和单次反相版本DBN。这引起更高的功耗，因此仅适合于不考虑功耗问题的情况。
以上示例用于D型上升沿触发的触发器。本发明可以应用于所有主从触发器设计。
通过阅读附图、说明书和所附权利要求，本领域技术人员在实践要求保护的发明时可以理解和实现所公开的实施例的其他变型。在权利要求中，词语“包括”不排除其他元件或步骤，“一种”不排除多个。在互不相同的从属权利要求中阐述特定的措施并不表示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应解释为对范围的限制。

Claims (8)

1.一种锁存电路，包括：
主电路(40)，包括交叉耦合的反相器对；
从电路(42)，包括交叉耦合的反相器对(60，62)；
数据输入端子(DIN)；
数据输出端子(DOUT)；
反相器布置(43，44)，用于将数据输入端子处的数据反相，以得到数据输入的反相版本和非反相版本；
第一切换布置(45c，45d)，用于将数据输入的反相版本和非反相版本之一切换到主电路的输入，并将数据输入的反相版本和非反相版本中的另一个切换到主电路的输出；以及
第二切换布置(45a，45b)，用于耦合主电路和从电路的输入以及耦合主电路和从电路的输出，所述第一切换布置和第二切换布置由输入时钟(CK)进行时钟控制，
其中，从电路的反相器耦合至高电压轨和低电压轨，其中对于从电路的两个反相器中的每一个，通过电阻性元件(64，66)来实现与高电压轨的耦合，所述电阻性元件包括连接在高电压轨(VDD)与相应的反相器(60，62)之间的二极管方式连接的NMOS晶体管，其中所述二极管方式连接的NMOS晶体管的栅极连接到所述高电压轨。
2.根据权利要求1所述的电路，其中，从电路的每个反相器(60，62)包括串联的NMOS晶体管和PMOS晶体管，它们的栅极在NMOS晶体管和PMOS晶体管的输入处相连。
3.根据权利要求1所述的电路，其中，所述第一切换布置(45c，45d)包括第一极性类型的晶体管，所述第二切换布置(45a，45b)包括与第一极性类型相反的第二极性类型的晶体管。
4.根据权利要求3所述的电路，其中，所述第一切换布置(45c，45d)包括PMOS晶体管，第二切换布置(45a，45b)包括NMOS晶体管。
5.根据权利要求4所述的电路，其中，所述第一切换布置包括在输入的反相版本与主电路的输入之间的第一PMOS晶体管以及在输入的非反相版本与主电路的输出之间的第二PMOS晶体管。
6.根据权利要求5所述的电路，其中，输入的非反相版本(DB)包括数据输入(DIN)的双重反相版本，所述反相器布置包括串联的第一反相器和第二反相器。
7.根据权利要求1所述的电路，其中，至数据输出端子的输出包括：从电路(42)的输入的反相版本。
8.根据权利要求7所述的电路，包括：输出反相器(46)，用于将从电路的输入反相，以得到输出。
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