CN102055463A

CN102055463A - 限制竞争ram锁存器

Info

Publication number: CN102055463A
Application number: CN 201010592867
Authority: CN
Inventors: 李夏禹
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2010-12-08
Filing date: 2010-12-08
Publication date: 2011-05-11

Abstract

本发明公开了一种限制竞争RAM锁存器，所述RAM锁存器分为n型和p型。其中所述n型RAM锁存器，包括n型SSTCL锁存器，还包括与所述n型SSTCL锁存器的PMOS管MP4并联的两个PMOS管MP8和MP10，以及与所述n型SSTCL锁存器的另一PMOS管MP5并联的另外两个PMOS管MP9和MP11，其中所述PMOS管MP8和MP10串联，所述PMOS管MP9和MP11串联。该结构采用并行充电支路解决了结点竞争短路问题，可以在保持较高充电速度的同时降低短路功耗，并且时钟负载只有一个NMOS管，有利于节省时钟部分的功耗。HSPICE电路仿真结果显示，在500MHz的时钟频率下，同参考文献结构SRIDL相比CC-RAM可以降低功耗延迟积21.4％。

Description

限制竞争RAM锁存器

技术领域

本发明涉及集成电路技术领域，特别涉及一种限制竞争RAM锁存器。

背景技术

锁存器和触发器作为同步数字电路的基本模块，在很大程度上决定了电路的速度和功耗[1]。随着时钟频率的增加，触发器以及锁存器的时延必须减小以满足总体时钟周期的要求。因此，高速高性能而且低功耗的时序逻辑器件设计成了当前的研究热点。在数字VLSI(Very Large Scale Integrated circuits，超大规模集成电路)中，减少能量消耗是低功耗设计的直接目的，其中高频率0和1之间的转换引起的动态功耗是主要的功耗源。由时序单元(触发器和锁存器)组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的集成电路设计中，大约30％到60％的能量消耗在时钟网络中[2].通过减少触发器的能量消耗可以直接减少整个系统的能量消耗，同时随着触发器性能的提升还可以减少时钟网络的分布，提高整个系统的性能[3]。因此，锁存器和触发器的合理设计对整个系统的速度和功耗有着重要的影响。

锁存器是电平敏感的时序单元电路，在时钟的有效电平期间传输数据，在时钟无效电平器件保持数据，时钟沿敏感的触发器可以由两级主从结构锁存器组成。锁存器电路包括基于交叉耦合反相器的静态结构和基于存储电荷的动态结构，动态锁存器具有结构简单速度快等优点，但是由于工作过程中动态结点可能悬浮，因此容易受到噪声干扰，特别是作为触发器中的从锁存器存在可靠性问题。

基于传输门(TG)的静态锁存器是一种应用广泛的结构，如图1所示，该电路结构简单，但是TG锁存器需要同时用到时钟信号ck以及时钟的反相信号

这样，如果ck和

之间有时钟交叠，则可能造成传输门误导通，严重时甚至引起逻辑错误。

如图2所示，RAM(Random Access Memory，随机存取存储器)型锁存器是静态DCVS(Differential Cascode Voltage Switch，互补共源共栅电压开关)锁存器，具有互补的输出。RAM型锁存器的时钟负载管可以合并，如图3所示。合并时钟负载管之后的RAM型锁存器被称为SSTCL(Static Single-Transistor-Clocked Latch，静态单时钟负载管锁存器)[1]。可以看到这种锁存器只使用单相时钟，避免了时钟交叠问题，并且时钟负载只有一个NMOS管(N沟道金属氧化物半导体管)，具有速度快，功耗低的优点。但是，SSTCL电路工作过程中存在竞争，以n型锁存器为例，如图3(a)中所示，当Q为低，QB为高时，若D为高，则CLK为高后，MN1、MN2和MP4都导通，此时VDD和GND之间存在通路，引起短路功耗。所以，这就要求MP4和MP5的尺寸很小，以使PMOS的等效电阻小于NMOS等效电阻，才能保证输入信号的正确并节省能量，这类似于SRAM单元中的情况。另一方面，PMOS(P沟道金属氧化物半导体)器件对Q或者QB结点充电电流直接影响锁存器的速度，例如考虑从Q端输出时：当D为低，CLK为高的时候，此时需要MN7先对Q结点放电，然后通过MP4对QB端充电，最终才能使Q端输出变低。因此要缩短Q端的下降延迟时间就必须增大MP4(对应QB端为MP5)管的尺寸，提高充电速度。这样就导致了MP4和MP5器件尺寸比例的矛盾。

SRIDL(Static Ratio-Insensitive Differential Latch，静态非比例敏感互补锁存器)[1][4]是一种改进的SSTCL结构。以n型锁存器为例，电路结构如图4(a)所示，在SSTCL的基础上增加了3个PMOS管MP8、MP9和MP10，MP8/MP9可以阻断MN1和MN2/MN3下拉过程的短路电流，这样就解决了结点QB处的竞争短路问题；另一方面，由于没有了短路电流，MP8和MP4都可以取比较大的尺寸，从而能够加快对QB端的充电速度，进而降低了Q端的下降时间。这样也就避免了图2结构中的器件尺寸比例矛盾。MP10管的作用是在CLK为低时，使得锁存器能够形成两个反相器锁存的结构，从而正确的锁存数据。但是从图中我们看到同SSTCL结构相比，SRIDL的时钟负载管增加了一个PMOS，时钟负载增加，此外，该结构通过2个串联的PMOS器件对结点Q和QB充电，等效电阻较大，影响电路速度。

上面提到的参考文献如下：

[1]Jiren Yuan and ChristerSvensson。New Single-Clock CMOS Latches and Flip-Flops with Improved Speed and Power Savings。IEEE，2007.

[2]Blair，comment on“New Single-Clock CMOS Latches and Flip-Flops with Improved Speed and Power Savings”，JSSC 1997.

[3]DejanMarkovi C，BorivojeNikOlic，Robert W Brodersen.《Analysis and design of low-energy flip-flops》.USA：Calofomia University，2001：pp.52-55.

[4]Kerry Bernstein et al...《HIGH SPEED CMOS DESIGN STYLES》，1999：pp.175-205.

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在保持较高充电速度的同时降低锁存器的短路功耗。

(二)技术方案

为解决上述技术问题，本发明提供了一种限制竞争RAM锁存器，包括SSTCL锁存器，所述RAM锁存器还包括与所述SSTCL锁存器的PMOS管MP4并联的两个PMOS管MP8和MP10，以及与所述SSTCL锁存器的另一PMOS管MP5并联的另外两个PMOS管MP9和MP11，所述PMOS管MP8和MP10串联，所述PMOS管MP9和MP11串联。其中，所述SSTCL锁存器为n型锁存器。

优选地，该RAM锁存器还包括作为时钟负载的NMOS管MN1，所述NMOS管MN1的一端接地，另一端通过NMOS管MN2和MN3分别与所述PMOS管MP8和MP9连接。

本发明还提供了另一种限制竞争RAM锁存器，包括SSTCL锁存器，所述RAM锁存器还包括与所述SSTCL锁存器的NMOS管MN6并联的两个NMOS管MN8和MN10，以及与所述SSTCL锁存器的另一NMOS管MN7并联的另外两个NMOS管MN9和MN11，所述NMOS管MN8和MN10串联，所述NMOS管MN9和MN11串联。其中，所述SSTCL锁存器为p型锁存器。

优选地，所述RAM锁存器还包括作为时钟负载的PMOS管MP1，所述PMOS管MP1的一端接电源，另一端通过PMOS管MP2和MP3分别与所述NMOS管MN8和MN9连接。

(三)有益效果

本发明的结构采用并行充电支路解决了结点处的竞争短路问题，因此可以在保持较高充电速度的同时降低短路功耗，并且时钟负载只有一个NMOS管，有利于节省时钟部分的功耗。电路模拟软件HSPICE的仿真结果显示，在500MHz的时钟频率下，同传统的SRIDL相比，CC-RAM可以降低功耗延迟积21.4％。

另外，本发明的结构适合于高速低功耗的锁存器和触发器应用。它是真正的单相时钟电路，不存在时钟偏移的问题，电路健壮性好；它具有互补的输出，适用性广。

附图说明

图1是CMOS VSLI中常采用的D锁存器结构示意图；

图2是RAM型锁存器结构示意图，其中，(a)为n型，(b)为p型；

图3是合并时钟负载管之后得到SSTCL结构示意图，(a)为n型，(b)为p型；

图4是SRIDL结构示意图，(a)为n型，(b)为p型；

图5是本发明限制竞争RAM锁存器结构示意图，(a)为n型，(b)为p型

图6是三种锁存器延迟仿真结果；

图7是三种锁存器在不同时钟频率下的功耗延迟积仿真结果。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明实施例一以n型锁存器为例来说明，是在图3(a)所示的n型SSTCL基础上做的改进。图5(a)中，符号

表示反相器，符号

表示地，MN1、MN2、MN3、MN6、MN7为NMOS管。如图5(a)所示，该新型RAM锁存器在此称为限制竞争RAM锁存器(Contention Constrained RAM(CC-RAM)latch)。如图5(a)所示，CC-RAM在SSTCL的基础上增加了4个PMOS管。其中MP8、MP9与MP4并联，MP10、MP11和MP5并联，MP8和MP10串联，MP9和MP11串联，在Q/QB结点放电过程中，只有MP4/MP5支路导通，减小MP4/MP5的宽长比可以限制竞争引起的短路电流，降低功耗；而在结点Q/QB充电过程中，两个并联的PMOS上拉支路(即MP8与MP10组成的支路(或MP9与MP11组成的支路)，以及MP4支路(或MP5支路))均导通，可以增加充电电流，提高速度。

上述RAM锁存器的具体工作过程为：首先，若CLK＝0，MN1断开，无论MP8和MP9哪一个导通，都能够正常锁存QB端和Q端的数据。其次，若D＝1，CLK＝1，MN1和MN2导通，则对QB端放电，此时MP8截止，虽然MP4有可能导通，但由于MP4取最小尺寸，可以有效限制直流短路电流。当QB放电到一定程度低以后，MP5、MP9和MP11都导通，且这3个管子同时对Q端进行充电，这样加快了Q端的充电速度，降低了QB端低电平的延迟时间。D＝0，CLK＝1时的情况跟D＝1，CLK＝1的情况对称。

同SRIDL结构相比，首先，上述RAM锁存器中的时钟负载只有一个NMOS管(MN1)，不存在时钟偏移的问题，提高了电路的可靠性，降低了时钟功耗。其次，在Q/QB结点充电过程中，CC-RAM可以实现双路上拉，提高充电速度。

如图5(b)所示，本发明另一实施例以p型锁存器为例来说明，是在图3(b)所示的p型SSTCL基础上做的改进。如图6所示，CC-RAM在SSTCL的基础上增加了4个NMOS管。其中MN8、MN10与MN6并联，MN9、MN11和MN7并联，MN8和MN10串联，MN9和MN11串联，其工作过程为：首先，若CLK＝1，MP1断开，无论MN10和MN11哪一个导通，都能够正常锁存QB端和Q端的数据。其次，若D＝0，CLK＝0，MP1和MP2导通，则对QB端充电，此时MN10截止，虽然MN6有可能导通，但由于MN6取最小尺寸，可以有效限制直流短路电流。当QB充电到一定程度以后，MN7、MN9和MN11都导通，则这3个管子同时对Q端进行放电，这样加快了Q端的放电速度，降低了QB端低电平的延迟时间。D＝1，CLK＝0时的情况跟D＝0，CLK＝0的情况对称。。

下面以n型锁存器为例给出仿真结果及分析。

利用HSPICE对上面的电路进行仿真，该仿真实验基于SOI CMOS(绝缘衬底上硅CMOS)工艺，电源电压为3.3V。

分别对背景技术中提到的SSTCL，SRIDL和本发明的CC-RAM结构的n型锁存器电路进行仿真。为了模拟真实的时钟信号，并方便更好地测出时钟负载的功耗，将时钟通过1个反相器输入到电路。

可以测量出来各电路的高低电平延迟时间(D到Q的延迟)如表1所示。由于高电平延迟和低电平延迟中较大值决定了电路最高的时钟频率，所以在RAM型锁存器中，延迟时间主要考虑高电平延迟。

表1三种结构电路的延迟时间比较

	高电平延迟时间/ns	低电平延迟时间/ns
			SSTCL	0.798	0.337
SRIDL	0.748	0.498
			CC-RAM	0.680	0.546

图6给出了低电平到高电平时的延迟波形。其中Q1为SSTCL的输出，Q2为SRIDL的输出，Q3为CC-RAM的输出。从图中可以看到相对于数据信号D信号(图3～5中标D的信号)，Q3有最小的延迟时间。

在同步时序电路中，时钟频率一般要远远大于信号端D的频率。固定D信号周期为200ns。

调节时钟周期分别为50ns、20ns、10ns、5ns、2ns进行5组对电路平均功耗的测量。其中把时钟负载部分的功耗单独的列出来了。

测量结果分别在表2-6中列出。

表2时钟周期为50ns时，各电路功耗情况

	时钟负载功耗/uw	电路总功耗/uw
			SSTCL	3.82	13.2
SRIDL	4.55	14.4

CC-RAM

3.82

14.9

表3时钟周期为20ns时，各电路功耗情况

	时钟负载功耗/uw	电路总功耗/uw
			SSTCL	9.34	18.9
SRIDL	11.1	20.9
			CC-RAM	9.34	20.4

表4时钟周期为10ns时，各电路功耗情况

	时钟负载功耗/uw	电路总功耗/uw
			SSTCL	18.4	27.9
SRIDL	22.0	31.8

表5时钟周期为5ns时，各电路功耗情况

	时钟负载功耗/uw	电路总功耗/uw
			SSTCL	36.7	46.2
SRIDL	43.8	53.2
			CC-RAM	36.7	47.7

表6时钟周期为2ns时，各电路功耗情况

	时钟负载功耗/uw	电路总功耗/uw
			SSTCL	90.7	100.0
SRIDL	108.7	117.2
			CC-RAM	90.6	101.3

从上面的表中可以看出在各个时钟频率下，CC-RAM和SSTCL有相当的功耗。而相对于SRIDL功耗都有不同程度的降低。而且时钟频率越高，降低的功耗越多。

从上面的延迟时间和功耗可以得到不同时钟频率时的功耗延迟积，列在表7中：

表7不同时钟周期下3种RAM锁存器的功耗延迟积

将上面的数据用图7的曲线表示可以更清楚的看到CC-RAM在功耗延迟积方面的优势。

图7中横轴是时钟周期，单位是ns。纵轴是功耗延迟积，单位是fJ。可以看出，在不同的时钟周期下，本发明相对SRIDL的功耗延迟积有不同程度的提高。由于本发明的时钟负载低，所以在时钟频率越高的情况下，越能够体现出其优势的所在。

因此，仿真结果显示：1、与SSTCL有相当的功耗。但是速度明显优于SSTCL；2、与SRIDL相比，不仅速度有提高，功耗方面更是具有极大的优势。

本发明的n型CC-RAM为时钟高电平有效的锁存器，p型CC-RAM为时钟低电平有效的锁存器，从而可以很方便地利用CC-RAM组成时钟沿敏感地触发器，当然也可以利用其他锁存器同CC-RAM一起作为主从结构构成混合型触发器。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims

1.一种限制竞争RAM锁存器，包括静态单时钟负载管锁存器SSTCL锁存器，其特征在于，还包括与所述SSTCL锁存器的PMOS管MP4并联的两个PMOS管MP8和MP10，以及与所述SSTCL锁存器的另一PMOS管MP5并联的另外两个PMOS管MP9和MP11，其中所述PMOS管MP8和MP10串联，所述PMOS管MP9和MP11串联。

2.如权利要求1所述的限制竞争RAM锁存器，其特征在于，所述SSTCL锁存器为n型锁存器。

3.如权利要求1或2所述的限制竞争RAM锁存器，其特征在于，还包括作为时钟负载的NMOS管MN1，所述NMOS管MN1的一端接地，另一端通过NMOS管MN2和MN3分别与所述PMOS管MP8和MP9连接。

4.一种限制竞争RAM锁存器，包括SSTCL锁存器，其特征在于，所述RAM锁存器还包括与所述SSTCL锁存器的NMOS管MN6并联的两个NMOS管MN8和MN10，以及与所述SSTCL锁存器的另一NMOS管MN7并联的另外两个NMOS管MN9和MN11，其中所述NMOS管MN8和MN10串联，所述NMOS管MN9和MN11串联。

5.如权利要求4所述的限制竞争RAM锁存器，其特征在于，所述SSTCL锁存器为p型锁存器。

6.如权利要求4或5所述的限制竞争RAM锁存器，其特征在于，还包括作为时钟负载的PMOS管MP1，所述PMOS管MP1的一端接电源，另一端通过PMOS管MP2和MP3分别与所述NMOS管MN8和MN9连接。