CN106160748A - 一种锁存器电路 - Google Patents

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Abstract

本发明实施例公开了锁存器电路，其中的一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。实时本发明实施例可减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。

Description

一种锁存器电路
本申请要求申请日为2015年05月14日，申请号为62/161,601的美国临时申请的优先权，该美国临时申请的全部内容均包含在本申请中。
【技术领域】
本发明涉及集成电路领域，尤其涉及一种锁存器电路。
【背景技术】
在传统的数字-模拟转换器(Digital-to-Analog Converter，DAC)锁存器电路中，当所述锁存器电路输出另一个数据值(例如，输出数据从“0”变为“1”)给所述DAC，在电源电压(supply voltage)和接地电压(ground voltage)之间会产生瞬态短路电流(short-circuit current)。而该短路电流可能在电源线上引起依赖数据的波纹(ripple)，并且电源电压的依赖数据的波纹可能对传感器电路，例如，所述DAC中的开关，造成重大影响，这些影响可表现为使所期望的信号带宽的信号噪声比(Signal-to-Noise Ratio，SNR)和总谐波失真(Total HarmonicDistortion，THD)降低。
【发明内容】
本发明提供锁存器电路，以减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。
本发明提供的一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。
本发明提供的另一种锁存器电路至少可包括：输入级，至少用于接收时钟信号和数据控制信号；放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值和相应的反向数据值；以及交叉点控制电路，耦接于所述输入级和所述放大级，用于当所述数据值转变时，控制所述数据值和所述相应的反向数据值的交叉点。
在本发明的实施例中，锁存器电路包括时钟门控电路和/或交叉点控制电路，以减少电源电压与接地电压之间的短路电流和/或改善锁存器后续的DAC电路的线性度。
【附图说明】
图1依据本发明的一个实施例示出了模拟-数字转换器(Analog-to-DigitalConverter，ADC)的示意图。
图2依据本发明的一个实施例示出了DAC锁存器中的锁存器电路和DAC中的电流DAC单元。
图3依据本发明的一个实施例示出了锁存器电路的详细结构。
图4依据本发明的一个实施例示出了预先存储了数据值Q＝“0”和反向数据值QB＝“1”，且数据控制信号S从低电压上升为高电压的锁存器电路。
图5示出了当数据值和反向数据值用于驱动DAC的P型开关时，所述数据值和所述反向数据值的交叉点小于中间电压。
图6示出了当数据值和反向数据值用于驱动DAC的N型开关时，所述数据值和所述反向数据值的交叉点大于中间电压。
【具体实施方式】
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
请参考图1，其依据本发明的一个实施例示出了模拟-数字转换器(Analog-to-Digital Converter，ADC)100的示意图。在该实施例中，ADC 100为连续时间delta-sigma调制器类型的ADC。如图1所示，ADC 100包括第一加法电路110、回路滤波器120、提取电路130、第二加法电路140、量化器150、相位延迟/调整电路160、动态元件匹配(Dynamic Element Matching，DEM)电路170、数字-模拟转换器(DAC)锁存器180以及数字-模拟转换器(DAC)190。在该实施例中，回路滤波器120包括多个串联连接的放大级，其中，每一个放大级可通过积分器(integrator)实施。
在ADC 100的操作中，第一加法电路110接收输入信号Vi(t)和反馈信号VFB，并通过从输入信号Vi(t)中减去反馈信号VFB来产生残留信号(residual signal)VR。接着，回路滤波器120对所述残留信号VR进行滤波；与此同时，提取电路130从所述多个放大级中的至少一级提取电流，并将所述提取的电流前馈给后续放大级中的其中一个，在本实施例中，所述提取电流被前馈给最后一级放大级的一个输出节点。第二加法电路140将所述提取电流和回路滤波器120的输出电流进行合并，以产生滤波后的残留信号。量化器150基于所述滤波后的残留信号产生数字输出Dout。接着，所述数字输出Dout由相位延迟/调节电路160、动态元件匹配电路170以及DAC锁存器电路180进行处理，DAC190对DAC锁存器电路180输出的信号进行数字-模拟转换操作，以产生反馈信号VFB给第一加法电路110。
本发明的一个特点为对DAC锁存器180进行设计，以减少短路电流的影响，以便改善DAC 190的线性度。因此，后续的描述将省略其他的元件。
请参考图2，其依据本发明的一个实施例示出了DAC锁存器180中的锁存器电路和DAC 190中的电流DAC单元。如图2所示，动态元件匹配电路170产生15个数据控制信号，其中，每一个所述数据控制信号输入至DAC锁存器180的锁存器电路210和220。接着，锁存器电路210根据时钟信号CK和接收的数据控制信号输出数据值Q和它的反向(inverted)数据值QB给P型(P-type)开关PSW1和PSW2，锁存器电路220根据时钟信号CK和接收的数据控制信号输出数据值Q和它的反向数据值QB给N型(N-type)开关NSW1和NSW2，以便输出信号给端子T1和T2，其中，输出至端子T1和T2的信号形成反馈信号VFB的一部分，如图所示，开关PSW1和PSW2和开关NSW1和NSW2通过电流源I_DAC1从电源获取电流，以及通过I_DAC2将电流传输到地。
图3依据本发明的一个实施例示出了锁存器电路300的详细结构。其中，该锁存器电路300可为图2中所示出的锁存器电路210或220。如图3所示，锁存器电路300包括输入级310、放大级、时钟门控电路320以及交叉点控制电路330。输入级310包括耦接于第二输出端N2和接地电压GND之间共源共栅(cascode)连接的第一输入N通道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)ML1和第二输入NMOS ML2，其中，数据控制信号S和时钟信号CK分别用于控制第一输入NMOS ML1和第二输入NMOS ML2。输入级310还包括耦接于第一输出端N1和接地电压GND之间共源共栅(cascode)连接的第三输入NMOS ML3和第四输入NMOS ML4，其中，反向(inverted)数据控制信号SB和时钟信号CK分别用于控制第三输入NMOS ML3和第四输入NMOS ML4。进一步，所述放大级包括第一NMOS MN1、第二NMOS MN2、第一P通道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)MP1、第二PMOS MP2和包括第一输出端N1和第二输出端N2的差分输出端，其中，第一NMOS MN1的源极和第二NMOS MN2的源极耦接于接地端GND，第一PMOS MP1的源极和第二PMOS MP2的源极耦接于电源电压VDD，第一输出端N1耦接于第一NMOSMN1的栅极和第一PMOS MP1的栅极，第二输出端N2耦接于第二NMOS MN2的栅极和第二PMOS MP2的栅极。时钟门控电路320包括位于所述放大级的第一NMOS MN1、第二NMOS MN2、第一PMOS MP1以及第二PMOS MP2之间的四个开关SW1-SW4。交叉点控制电路330包括耦接于第二输出端N2与电源电压VDD之间共源共栅连接的第一控制PMOS MC1和第二控制PMOS MC2，其中，数据控制信号S和反向时钟信号分别用于控制第一控制PMOS MC1和第二控制PMOS MC2。交叉点控制电路330还包括耦接于第一输出端N1与电源电压VDD之间共源共栅连接的第三控制PMOS MC3和第四控制PMOS MC4，其中，反向数据控制信号SB和反向时钟信号分别用于控制第三控制PMOS MC3和第四控制PMOS MC4。
在锁存器电路300操作中，输入级310和放大级用于执行传统的锁存器功能，也即，根据时钟信号CK和数据控制信号S维持和输出数据值Q和相应的反向数据值QB。时钟门控电路320用于当时钟信号CK具有状态转变(state transition)时，断开电源电压VDD和接地电压GND之间的路径，以避免电源电压VDD与接地电压GND之间的短路电流，特别地，当时钟信号CK具有状态转变时，避免流经电源电压VDD、放大级、输入级310和接地电压GND的短路电流。所述交叉点控制电路330用于当数据值Q改变时(相应的反向数据值QB也改变)，控制数据值Q和相应的反向数据值QB不超过中间电压，由此保证后续的DAC 190的稳定性。
关于锁存器电路300的操作，其首先用于接收数据控制信号S和数据控制信号S的反向数据控制信号SB，然后，当时钟信号CK从低电压切换为高电压时，将相应的数据值输出给DAC 190。例如，当时钟信号CK处于低电压，数据控制信号S＝“1”和反向数据控制信号SB＝“0”将输入至锁存器电路300；接着，当时钟信号CK上升，锁存器电路300从输出端子N1和N2输出数据值Q＝“1”和该数据值的反向数据值QB＝“0”给DAC 190。
关于时钟门控电路320的操作，可参考图4。假设锁存器电路300预先存储了数据值Q＝“0”和反向数据值QB＝“1”，且数据控制信号S从低电压上升为高电压(也即，在下一个周期，数据值Q＝“1”)。如图4所示，当时钟信号CK从低电压上升至高电压，第一输入NMOS ML1，第二输入NMOS ML2，第三控制PMOSMC3和第四控制PMOS MC4接通(turn on)以使Q＝“1”以及QB＝“0”，与此同时，时钟信号CK控制开关SW3断开(off)以避免产生短路电流I。在一个实施例中，开关SW3在第一输入NMOS ML1接通之前断开(turn off)。具体地，当锁存器电路300中不包括开关SW3，则当时钟信号CK上升时，将瞬间产生流经电源电压VDD、第一PMOS MP1、第一输入NMOS ML1以及第二输入NMOS ML2的短路电流I，这将导致电源电压VDD出现依赖数据的波纹。因此，对时钟门控电路320的设计可有效避免该依赖数据的波纹。
另外，其他开关SW1、SW2以及SW4同样用于避免锁存器电路300运行在不同的条件下所产生的依赖数据的波纹。例如，当锁存器电路300预先存储Q＝“1”和QB＝“0”，且数据控制信号S从高电平切换为低电平时，可使用开关SW4避免依赖数据的波纹。鉴于本领域技术人员在阅读了上述段落的内容之后，可理解开关SW1、SW2和SW4的相应功能，因此，对它们功能的相关描述在此将省略。
关于交叉点控制电路330的操作/功能，可再次参考图2。为了稳定DAC190，要求P型开关PSW1和PSW2不同时断开，N型开关NSW1和NSW2也不同时断开。为满足这些要求，要求第一输入NMOS ML1和/或第三输入NMOS ML3的驱动能力，不同于第一控制PMOS MC1和/或第三控制PMOS MC3(也即，NMOS ML1和NMOS ML3中至少有一个要与PMOS MC1和PMOS MC3中的至少一个的驱动能力不同)。在一个实施例中，第三控制PMOS MC3的尺寸(也即，宽度)与第一输入NMOS ML1的尺寸不同，以便具有不同的驱动能力。
具体地，当锁存器电路300作为锁存器电路210来驱动DAC 190的P型开关PSW1和PSW2，第一输入NMOS ML1和/或第三输入NMOS ML3的尺寸将设计为大于第一控制PMOS MC1和/或第三控制PMOS MC3的尺寸，也即，ML1/ML3的驱动能力大于MC1/MC3的驱动能力。因此，如图5所示，数据值Q和反向数据值QB的交叉点低于中间电压(例如，图5所示的0.9V(伏))，以使DAC 190的P型开关PSW1和PSW2不会同时断开。另外，当锁存器电路300作为锁存器电路220来驱动DAC 190的N型开关NSW1和NSW2，第一输入NMOS ML1和/或第三输入NMOS ML3的尺寸将设计为小于第一控制PMOSMC1和/或第三控制PMOS MC3的尺寸，也即，ML1/ML3的驱动能力小于MC1/MC3的驱动能力。因此，如图6所示，数据值Q和反向数据值QB的交叉点高于中间电压(例如，图5所示的0.9V(伏))，以使DAC 190的N型开关NSW1和NSW2不会同时断开。
通过在图5及图6的实施例中使用交叉点控制电路330，DAC的线性度得到改善，也即，即使发生依赖数据的波纹，DAC 190的操作可更稳定。
在图3所示的实施例中，锁存器电路300包括时钟门控电路320来减少短路电流以避免依赖数据的波纹，另包括交叉点控制电路330来稳定DAC 190。然而，在其他的实施例中，可在不影响锁存器电路300的主要操作的情形下将时钟门控电路320和交叉点控制电路330中的其中一个从锁存器电路中移出。这样的可选择的设计同样属于本发明的保护范围。
简言之，本发明的锁存器电路通过使用时钟门控电路和/或交叉点控制电路使得电源电压的依赖数据的波纹得以减少，并使得后续的DAC的线性度得到改善，由此增强了DAC的效率。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (19)

1.一种锁存器电路，其特征在于，包括：
输入级，至少用于接收时钟信号和数据控制信号；
放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值；以及
时钟门控电路，耦接于所述放大级，用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径。
2.如权利要求1所述的锁存器电路，其特征在于，所述时钟门控电路用于当所述时钟信号具有状态转变时，断开所述电源电压和所述接地电压之间的路径来避免流经所述电源电压、所述放大级、所述输入级以及所述接地电压的短路电流。
3.如权利要求1所述的锁存器电路，其特征在于，所述时钟门控电路包括由所述时钟信号控制的多个开关。
4.如权利要求1所述的锁存器电路，其特征在于，所述放大级包括：
第一N通道金属氧化物半导体和第二N通道金属氧化物半导体，其中，所述第一N通道金属氧化物半导体的源极和所述第二N通道金属氧化物半导体的源极耦接于所述接地电压；
第一P通道金属氧化物半导体和第二P通道金属氧化物半导体，其中，所述所述第一P通道金属氧化物半导体的源极和所述第二P通道金属氧化物半导体的源极耦接于所述电源电压；以及
包括第一输出端和第二输出端的差分输出端，其中，所述第一输出端耦接于所述第一N通道金属氧化物半导体的栅极和所述第一P通道金属氧化物半导体的栅极，所述第二输出端耦接于所述第二N通道金属氧化物半导体的栅极和所述第二P通道金属氧化物半导体的栅极；
其中，所述时钟门控电路用于将所述第一输出端耦接至所述第二N通道金属氧化物半导体的漏极和所述第二P通道金属氧化物半导体的漏极，或者，用于将所述第二输出端耦接至所述第一N通道金属氧化物半导体的漏极和所述第一P通道金属氧化物半导体的漏极。
5.如权利要求4所述的锁存器电路，其特征在于，所述时钟门控电路包括多个开关，所述多个开关中的至少一部分耦接于所述第一P通道金属氧化物半导体和所述第二输出端之间，以及耦接于所述第二P通道金属氧化物半导体和所述第一输出端之间，所述多个开关中的该至少一部分由所述时钟信号控制。
6.如权利要求5所述的锁存器电路，其特征在于，所述多个开关中的另一部分耦接于所述第一N通道金属氧化物半导体和所述第二输出端之间，以及耦接于所述第二N通道金属氧化物半导体和所述第一输出端之间，所述多个开关中该另一部分由所述时钟信号的反向信号控制。
7.如权利要求5所述的锁存器电路，其特征在于，所述输入级包括：
耦接在所述第二输出端和所述接地电压之间且共源共栅连接的第一输入N通道金属氧化物半导体和第二输入N通道金属氧化物半导体，其中，所述第一输入N通道金属氧化物半导体和所述第二输入N通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号控制；以及
耦接在所述第一输出端和所述接地电压之间且共源共栅连接的第三输入N通道金属氧化物半导体和第四输入N通道金属氧化物半导体，其中，所述第三输入N通道金属氧化物半导体和所述第四输入N通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号控制。
8.如权利要求7所述的锁存器电路，其特征在于，当所述时钟信号从低电压转变为高电压时，所述至少一部分开关在所述第一输入N通道金属氧化物半导体接通之前断开。
9.如权利要求1所述的锁存器电路，其特征在于，所述放大级用于根据所述时钟信号和所述数据控制信号输出所述数据值和相应的反向数据值，所述锁存器还包括：
交叉点控制电路，耦接于所述放大级和所述输入级，用于控制所述数据值和所述相应的反向数据值的交叉点，以使所述交叉点在所述数据值转变时不位于中间电压。
10.如权利要求9所述的锁存器电路，其特征在于，所述交叉点控制电路中的至少一个晶体管的尺寸与所述输入级中的至少一个晶体管的尺寸不同。
11.如权利要求9所述的锁存器电路，其特征在于，所述输入级包括：
耦接在所述第二输出端和所述接地电压之间且共源共栅连接的第一输入N通道金属氧化物半导体和第二输入N通道金属氧化物半导体，其中，所述第一输入N通道金属氧化物半导体和所述第二输入N通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号控制；以及
耦接在所述第一输出端和所述接地电压之间且共源共栅连接的第三输入N通道金属氧化物半导体和第四输入N通道金属氧化物半导体，其中，所述第三输入N通道金属氧化物半导体和所述第四输入N通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号控制；以及
所述交叉点控制电路包括：
耦接在所述第二输出端和所述电源电压之间且共源共栅连接的第一控制P通道金属氧化物半导体和第二控制P通道金属氧化物半导体，其中，所述第一控制P通道金属氧化物半导体和所述第二控制P通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号的反向信号控制；以及
耦接在所述第一输出端和所述电源电压之间且共源共栅连接的第三控制P通道金属氧化物半导体和第四控制P通道金属氧化物半导体，其中，所述第三控制P通道金属氧化物半导体和所述第四控制P通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号的反向信号控制。
12.如权利要求11所述的锁存器电路，其特征在于，所述第一控制P通道金属氧化物半导体和所述第三控制P通道金属氧化物半导体中至少一个的尺寸与所述第一输入N通道金属氧化物半导体和所述第三输入N通道金属氧化物半导体中至少一个的尺寸不同。
13.如权利要求9所述的锁存器电路，其特征在于，提供给数字-模拟转换器，当所述放大级用于输出所述数据值和所述相应的反向数据值给所述数字-模拟转换器的P型开关时，且当所述数据值转变时，所述数据值和所述相应的反向数据值的交叉点小于所述中间电压；当所述放大级用于输出所述数据值和所述相应的反向数据值给所述数字-模拟转换器的N型开关时，且当所述数据值转变时，所述数据值和所述相应的反向数据值的交叉点大于所述中间电压。
14.一种锁存器电路，其特征在于，包括：
输入级，至少用于接收时钟信号和数据控制信号；
放大级，耦接于所述输入级，由电源电压和接地电压供电，用于根据所述时钟信号和所述数据控制信号输出数据值和相应的反向数据值；以及
交叉点控制电路，耦接于所述输入级和所述放大级，用于当所述数据值转变时，控制所述数据值和所述相应的反向数据值的交叉点。
15.如权利要求14所述的锁存器电路，其特征在于，所述交叉点控制电路中的至少一个晶体管的尺寸与所述输入级中的至少一个晶体管的尺寸不同。
16.如权利要求14所述的锁存器电路，其特征在于，所述输入级包括：
耦接在所述第二输出端和所述接地电压之间且共源共栅连接的第一输入N通道金属氧化物半导体和第二输入N通道金属氧化物半导体，其中，所述第一输入N通道金属氧化物半导体和所述第二输入N通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号控制；以及
耦接在所述第一输出端和所述接地电压之间且共源共栅连接的第三输入N通道金属氧化物半导体和第四输入N通道金属氧化物半导体，其中，所述第三输入N通道金属氧化物半导体和所述第四输入N通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号控制；以及
所述交叉点控制电路包括：
耦接在所述第二输出端和所述电源电压之间且共源共栅连接的第一控制P通道金属氧化物半导体和第二控制P通道金属氧化物半导体，其中，所述第一控制P通道金属氧化物半导体和所述第二控制P通道金属氧化物半导体分别由所述数据控制信号和所述时钟信号的反向信号控制；以及
耦接在所述第一输出端和所述电源电压之间且共源共栅连接的第三控制P通道金属氧化物半导体和第四控制P通道金属氧化物半导体，其中，所述第三控制P通道金属氧化物半导体和所述第四控制P通道金属氧化物半导体分别由所述数据控制信号的反向信号和所述时钟信号的反向信号控制。
17.如权利要求16所述的锁存器电路，其特征在于，所述第一控制P通道金属氧化物半导体和所述第三控制P通道金属氧化物半导体中至少一个的尺寸与所述第一输入N通道金属氧化物半导体和所述第三输入N通道金属氧化物半导体中至少一个的尺寸不同。
18.如权利要求14所述的锁存器电路，其特征在于，提供给数字-模拟转换器，当所述放大级用于输出所述数据值和所述相应的反向数据值给所述数字-模拟转换器的P型开关时，且当所述数据值转变时，所述数据值和所述相应的反向数据值的交叉点小于所述中间电压。
19.如权利要求14所述的锁存器电路，其特征在于，提供给数字-模拟转换器，当所述放大级用于输出所述数据值和所述相应的反向数据值给所述数字-模拟转换器的N型开关时，且当所述数据值转变时，所述数据值和所述相应的反向数据值的交叉点大于所述中间电压。
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