TWI492523B - 多級數位控制功率放大器、發射器及相關方法 - Google Patents

多級數位控制功率放大器、發射器及相關方法 Download PDF

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Description

多級數位控制功率放大器、發射器及相關方法
本發明揭露之實施例係有關於功率放大，尤指一種多級數位控制功率放大器、發射器及相關方法。
極座標傳送器(polar transmitter)具有若干優點，例如可降低調變路徑的複雜度和電流消耗以及消除假像抑制(image rejection)問題的能力，因而極座標傳送器較適合使用先進的互補式金氧半導體(complementary metal oxide semiconductor,CMOS)製程技術。更具體地說，極座標傳送器為一發射裝置，用來將分解(spit)由一振幅調變(amplitude-modulated,AM)分量以及一相位調變(phase-modulated,PM)分量所組成的複合基頻訊號，而非是由一同相位分量(in-phase component)與一正交相位分量(quadrature component)所組成的複合基頻訊號。此兩正交分量被重組為一射頻(radio-frequency,RF)輸出訊號並且經由空氣來傳遞。
為了提高功率效率(power efficiency)並且減少硬體成本和晶片面積，極座標傳送器使用一全數位射頻傳送器前端電路。該全數位射頻傳送器前端電路的傳統作法係使用一數位控制功率放大器(digitally-controlled power amplifier,DPA)，操作上就如同一射頻數位類比轉換器(RF digital-to-analog converter,RF-DAC)。該數位控制功 率放大器可含有複數個數位控制功率放大器單元，用來結合一振幅調變訊號以及一相位調變訊號，並且依照所要的射頻載波頻率和所需的功率位準來傳遞一整體訊號。因此，如何設置並且控制該複數個數位控制功率放大器單元來達到所期望的數位控制功率放大器功能已成為此領域所亟需解決之問題。
就傳統的數位控制功率放大器單元的作法來說，使用的是一種高效能的切換模式(反向D級/E級(inverse class-D/class-D))功率放大器，然而，電流切換模式數位控制功率放大器為電感負載的(inductor-loaded)，因此，由於此電感負載之切換模式放大器的固有特性，電壓擺幅(voltage swing)將會大於π乘上VDD ，其中VDD 為供應電壓。為了減少電壓擺幅，必須使用一較低的供應電壓VDD 。例如，一直流-直流轉換器(DC-DC converter)及/或一低壓差穩壓器(low-dropout regulator)可以被用來將一電池所提供的一高直流電壓轉換為該數位控制功率放大器所需要的一低供應電壓VDD ，然而不幸的是，由於經過了功率轉換，將會造成電池效能的降低。
此外，振幅調變取樣若使用一週期性取樣時脈會產生頻帶外(out-of-band,OOB)雜訊/複製訊號(replica)。一種減少頻帶外雜訊/複製訊號的傳統做法是使用一個更高的取樣頻率，然而此舉將導致更高的功率消耗。另一種傳統上做法則是使用一個更高解析度的數位類比轉換器，不過這樣的作法會具有佈局上以及物理上的限制。而又另外一種傳統做法是使用一射頻帶通濾波器，然而，此一射頻帶 通濾波器的品質因數偏低且面積偏大。
因此，需要一種創新的數位控制功率放大器單元設計，其具有較佳的效能同時可以有效地減少頻帶外雜訊/複製訊號。
此外，由於磁耦合(magnetic coupling)及/或直接耦合(direct coupling)(例如，經由印刷電路板接地及/或封裝接地(package ground)耦合)所建立的回授路徑的緣故，傳送器輸出可能會回授至傳送器之一時脈源(clock source)，因而降低傳送器效能。因此，也需要一個減輕輸出迴授干擾(pulling mitigation)之機制來改善傳送器效能。
有鑑於此，根據本發明之示範性實施例，提出一種多級數位控制功率放大器、發射器及相關方法。
根據本發明之第一實施例，揭露一種示範性多級數位控制功率放大器。該示範性數位控制功率放大器包含有一射頻時脈輸入、一振幅控制字元輸入、複數個驅動器以及一輸出級。該射頻時脈輸入係用來接收一射頻時脈。該振幅控制字元輸入係用來接收一數位振幅控制字元訊號。該複數個驅動器被耦接至該射頻時脈並且用來產生複數個中間訊號，其中該複數個驅動器中之至少一驅動器係因應該數位振幅控制字元訊號之至少一位元來運作。該輸出級被耦接至該複數個中間訊號並且用來產生一輸出訊號。
根據本發明之第二實施例，揭露一種示範性多級數位控制功率放大器。該示範性多級數位控制功率放大器包含有一射頻時脈輸入、一振幅控制字元輸入以及複數個單元。該射頻時脈輸入係用來接收一射頻時脈。該振幅控制字元輸入係用來接收一數位振幅控制字元訊號。該複數個單元係用來根據該射頻時脈以及該數位振幅控制字元訊號來產生一輸出訊號，其中該複數個單元之一部分係採用一樹狀拓樸(tree topology)的方式來設置。
根據本發明之第三實施例，揭露一種示範性發射器。該發射器包含有一功率放大器，用來接收由一時脈源產生的一射頻時脈，並且至少依據該射頻時脈來產生一輸出訊號；以及一直流電壓調整電路，用來調整供應至該功率放大器之至少一直流電壓來減輕該時脈源之輸出迴授干擾。
根據本發明之第四實施例，揭露一種示範性用來減輕一功率放大器所造成一時脈源的輸出迴授干擾的方法，該方法包含調整供應至該功率放大器的一直流電壓。
本發明提出之多級數位控制功率放大器、發射器及相關方法，該多級數位控制功率放大器可具有一個或多個以下的特色：每一級係全面運作在一切換模式以獲得最高效率、不需要直流位準偏壓、每一單元具有一單一射頻輸入且該單一射頻輸入僅包含相位資訊以 及每一單元具有一單一射頻輸出且該單一射頻輸出包含相位資訊以及部分的振幅資訊。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第1圖為依據本發明一示範性實施例之一多級(multi-stage)數位控制功率放大器之廣義架構的方塊圖。示範性的多級數位控制功率放大器100包含有(但不侷限於)一射頻(radio-frequency,RF)時脈輸入102、一振幅控制字元(amplitude control word,ACW)輸入104、一驅動級106(其包含複數個驅動器(即驅動器單元)107_1~107_M)以及一輸出級108(其包含有複數個輸出單元109_1~109_N)。射頻時脈輸入102係用來接收一射頻時脈RF_IN，舉例而言，射頻時脈RF_IN係一極座標傳送器中的一內含相位(相位調變)訊號，且因此 帶有相位相關資訊。振幅控制字元輸入104係用來接收一數位振幅控制字元訊號(即一數位控制字元)ACW_IN，舉例來說，數位振幅控制字元訊號ACW_IN係一極座標傳送器中的一內含振幅(振幅調變)訊號，且因此帶有振幅相關資訊。驅動器107_1~107_M係耦接至射頻時脈RF_IN，並用來產生複數個中間訊號(intermediate signal)S_1~S_K。關於輸出級108，其係耦接至驅動級106來接收中間訊號S_1~S_K，並根據接收到的中間訊號S_1~S_K來產生一輸出訊號RF_OUT。
在此示範性設計中，驅動器107_1~107_M之至少其中之一因應於數位振幅控制字元訊號ACW_IN中之至少一位元來運作，及/或輸出單元109_1~109_N之至少其中之一因應於數位振幅控制字元訊號ACW_IN之至少一位元來運作，也就是說，驅動器107_1~107_M之至少其中之一係根據數位振幅控制字元訊號ACW_IN之至少一位元來控制，及/或輸出單元109_1~109_N之至少其中之一係根據數位振幅控制字元訊號ACW_IN之至少一位元來控制。舉例來說(但本發明並不以此為限)，一個或多個輸出單元可能會直接被數位振幅控制字元訊號ACW_IN之一個或多個位元所控制，或者是被從數位振幅控制字元訊號ACW_IN之一個或多個處理位元所產生的一個或多個控制位元所控制。
在一示範性設計中，基於複數個數位控制功率放大器單元之間互相的連接關係，驅動級106以及輸出級108當中的數位控制功率 放大器單元107_1~107_M以及109_1~109_N可以採用一樹狀拓樸(tree topology)或一鏈狀拓樸(chain topology)的方式來設置。請參考第2圖，其為依據本發明第一實施例之多級數位控制功率放大器的示意圖。多級數位控制功率放大器200係基於第1圖中的硬體架構來配置，故具有一驅動級206以及一輸出級208。驅動級206從一射頻時脈輸入202接收一射頻時脈RF_IN(即一相位調變訊號)，而輸出級208從一振幅控制字元輸入204接收一振幅控制字元輸入訊號ACW_IN。驅動級206具有複數個串接級212、214以及216。應注意的是，驅動級206所使用之串接級的數量僅供說明用途。串接級212含有複數個驅動器211、串接級214含有複數個驅動器213以及串接級216含有複數個驅動器215。串接級212當中的任一個驅動器211可被耦接至下一串接級214當中的一個或多個驅動器213。此外，耦接至任一驅動器211的驅動器213之數量可相等或不等於耦接至其他驅動器211的驅動器213之數量，主要視設計上的實際需求以及考量而定。在使用一樹狀拓樸的情況下，耦接至一驅動器211的驅動器213之數量可大於1。
同樣地，串接級214當中的任一個驅動器213可被耦接至下一串接級216當中的一個或多個驅動器215。此外，耦接至任一驅動器213的驅動器215之數量可相等或不等於耦接至其他驅動器213的驅動器215之數量，主要視設計上的實際需求以及考量而定。在使用一樹狀拓樸的情況下，耦接至一驅動器213的驅動器215之數量可大於1。
關於輸出級208，其包含有複數個輸出單元(output cell)217。驅動級206當中的任一驅動器215可被耦接至輸出級208當中的一個或多個輸出單元217。如第2圖所示，任一輸出單元217具有一輸入埠P1以及一輸出埠P2。輸入埠P1被耦接至驅動級206的最後一串接級216中的驅動器215所產生的複數個中間訊號Si之其中之一。所有的輸出單元217的輸出埠P2互相耦接在一起(雖然亦可採用間接耦接，但圖中所示為直接耦接)，因此輸出訊號RF_OUT係來自於啟用的輸出單元217之訊號輸出的總合。在使用一樹狀拓樸的情況下，耦接至一驅動器215的輸出單元217之數量可大於1。
舉例來說(但本發明並不以此為限)，第2圖中所有的驅動器211、213、215以及輸出單元217可被配置來因應數位振幅控制字元訊號ACW_IN以控制輸出訊號RF_OUT之功率位準，故驅動級206中的個別的驅動器211、213、215可分別被獨立控制，且輸出級208中的個別的輸出單元217可分別被獨立控制。如上所述，驅動級206係用來將內含相位以及振幅之射頻載波耦接至輸出級208，且輸出級208係用來在射頻載波頻率以及所要的功率位準上傳遞一整體訊號。因此，對經由數位振幅控制字元訊號ACW_IN傳送的位元進行適當設定，可使輸出訊號RF_OUT之功率被設定在所要求的功率位準。
於第2圖所示範例中，多級數位控制功率放大器200中所有的 驅動器211、213、215以及輸出單元217均會因應數位振幅控制字元訊號ACW_IN來運作，然而，此僅作為說明用途，而非本發明的限制。請參考第3圖，其係依據本發明第二實施例之多級數位控制功率放大器的示意圖。多級數位控制功率放大器300係基於第1圖中的硬體架構來配置。多級數位控制功率放大器200、300之間主要的差異在於：至少一個直接連接到射頻時脈輸入202之驅動器並不會因應於數位振幅控制字元訊號ACW_IN的任何位元來運作。舉例來說(但本發明不侷限於此)，第3圖所示之串接級312中配置的所有驅動器(即驅動器單元)311都不被數位振幅控制字元訊號ACW_IN所控制。換句話說，當多級數位控制功率放大器300被用來產生輸出訊號RF_OUT時，所有的驅動器311都會被啟動。此設計的好處以及優點為從前一級電路元件(例如，產生射頻時脈RF_IN的數位控制振盪器)看到的負載會是固定的，因而增加整體傳送器系統的穩定度以及精準度。
前述之驅動級所使用的數位控制功率放大器驅動器單元可簡單地用第4圖中的反向緩衝器(inverter buffer)400來加以實現。反向緩衝器400係用來根據一射頻輸入來產生一射頻輸出，而一數位控制位元決定反向緩衝器400為開啟或是關閉。於一設計變化中，前述之驅動級所使用的數位控制功率放大器驅動器單元可用一邏輯閘(logic gate)來實現，例如第5圖所示之一及閘(AND gate)500，因此，及閘500會混合一射頻輸入以及一數位控制位元來產生一射頻輸出，也就是說，一閘控(logic gating)操作係受到數位控制位元的控制。
前述之輸出級所使用的數位控制功率放大器輸出單元也可簡單地用第4圖中的反向緩衝器400來實現，因此，數位控制功率放大器輸出單元係直接被數位控制位元所控制。於一設計變化中，數位控制功率放大器輸出單元亦可間接被數位控制位元所控制。第6圖為依據本發明一示範實施例之多級數位控制功率放大器之一輸出級所使用的一輸出單元的示意圖。輸出單元600包含有一控制器602以及一輸出驅動器604。控制器602接收一或多個直流偏壓(DC bias voltage)、一或多個數位控制位元以及一射頻輸入，並根據輸出驅動器604的實際設計來產生一或多個中間控制訊號至後續的輸出驅動器604。舉例來說，輸出驅動器604可以是一D級放大器，其包括一或多個P型電晶體所組成的一P型電路以及一或多個N型電晶體所組成的一N型電路，因此，控制器602被配置來產生中間控制訊號至輸出驅動器604中的電晶體的閘極端，而輸出驅動器604便根據一個或多個中間控制訊號來產生一射頻輸出。
數位控制功率放大器驅動器單元/輸出單元可被配置為一單端拓樸(single-ended topology)以符合一單端應用的需求。另外，數位控制功率放大器驅動器單元/輸出單元亦可被配置為一差動拓樸(differential topology)以符合一差動應用的需求。
請注意，本發明之主要觀念係針對複數個數位控制功率放大器單元(包括一驅動級中的驅動器單元以及一輸出級中的輸出單元) 提供一個創新的多級配置，而非提供數位控制功率放大器單元本身之實作。任何能夠達到所需之驅動器單元/輸出單元之功能的數位控制功率放大器單元之設計都可用來實現多級數位控制功率放大器100/200/300中之數位控制功率放大器單元。此亦符合本發明之精神，並落入本發明的範疇之內。
舉例來說(但本發明不以此為限)，所提出之多級數位控制功率放大器100/200/300可具有一個或多個以下的特色：每一級係全面運作在一切換模式以獲得最高效率、不需要直流位準偏壓、每一單元具有一單一射頻輸入且該單一射頻輸入僅包含相位資訊以及每一單元具有一單一射頻輸出且該單一射頻輸出包含相位資訊以及部分的振幅資訊。
關於第6圖所示之輸出單元600，以下提供若干實作電路以作為範例說明。第7圖係依據本發明一示範實施例之第6圖所示之輸出單元600的第一電路實作方式的示意圖。輸出單元700含有一控制器702以及一輸出緩衝器704。控制器702係用來接收複數個偏壓VBIAS_1 以及VBIAS_2 、一射頻輸入RFIN 以及一數位控制位元CB(即一數位振幅控制字元訊號之一位元)，並產生複數個中間控制訊號CS1以及CS2。在此實施例中，控制器702含有一控制電路712以及一耦合電路714。控制電路712係用來根據偏壓VBIAS_1 與VBIAS_2 、射頻輸入RFIN 以及數位控制位元CB來控制產生中間控制訊號CS1與CS2。輸出驅動器704係用來根據中間控制訊號CS1以及CS2 來產生一射頻輸出RFOUT 。在此實施例中，輸出驅動器704具有疊接的複數個電路722以及724，其中電路722係一P型電路而電路724係一N型電路。P型電路722具有一P型金氧半導體(MOS)電晶體M1，其會因應於中間控制訊號CS1來運作，而N型電路M2具有一N型金氧半導體電晶體M2，其會因應於中間控制訊號CS2來運作。
關於控制電路712，其包含有一N型金氧半導體電晶體M3以及一P型金氧半導體電晶體M4，且兩者都被數位控制位元CB所控制。舉例來說，當N型金氧半導體電晶體M3啟用時(亦即接通)，P型金氧半導體電晶體M4則停用(亦即關閉)，以及當N型金氧半導體電晶體M3停用時(亦即關閉)，P型金氧半導體電晶體M4則啟用(亦即接通)。由第7圖可知，當金氧半導體電晶體M3被數位控制位元CB(即CB=’1’)啟用時，金氧半導體電晶體M1之直流偏壓係由VBIAS_1 來設定，而當金氧半導體電晶體M4被數位控制位元CB(即CB=’0’)啟用時，金氧半導體電晶體M1之直流偏壓係由VBIAS_2 來設定。此外，控制電路712直接傳送射頻輸入RFIN 來作為中間控制訊號CS2。
耦合電路714包含有一電容C以及一電阻R，其中電容C具有一第一端N1耦接至P型金氧半導體電晶體M1之閘極以及一第二端N2耦接至N型金氧半導體電晶體M2之閘極，而電阻R具有一第一端N1’耦接至前端之控制電路712以及一第二端N2’耦接至電 容C之第一端N1。電容C係於交流耦合，這樣一來，射頻輸入RFIN 所帶有之交流訊號成分會耦接到金氧半導體電晶體M1之閘極，換句話說，中間控制訊號CS1以及CS2中的每一訊號都會有交流訊號成分，且中間控制訊號CS1以及CS2具有不同的直流位準，舉例來說，中間控制訊號CS2之直流位準可為0.6V，然而中間控制訊號CS1之直流位準為VBIAS_1 或是VBIAS_2 。
從第7圖可以很容易的得知，輸出驅動器704並非電感負載的，因此輸出單元700中沒有使用到反向D級(D-1 )/E級放大器。舉例來說，輸出驅動器704由一D級放大器所構成，因此避免了傳統的反向D級/E級數位控制功率放大器單元架構會過到的電壓擺幅問題。具體來說，輸出單元700之電壓擺幅被限制於VDD 電壓之內，輸出單元700之供應電壓VDD 因此能夠增加到驅近電池之額定電壓值，因此增進了電池效率。此外，當輸出單元700之電壓擺幅被限制在VDD 電壓之內，亦確保了核心元件(core device)和輸入/輸出元件(I/O device)的穩定度。
第7圖所示之P型電路722中的P型金氧半導體電晶體之數目以及所示之N型電路724中的N型金氧半導體電晶體之數目為說明用途。使用多個中間控制訊號來控制N型電路及/或P型電路之多個輸入是可行的。第8圖係依據本發明一示範實施例之輸出單元600的第二電路實施方式的示意圖。示範性輸出單元800包含有一控制器802以及一輸出緩衝器804。P型電路822具有多個P型金氧半 導體電晶體M11以及M12，且N型電路824具有多個N型金氧半導體電晶體M21以及M22。P型電路822以及N型電路824都有超過一個的金氧半導體電晶體，控制器802因此被配置來提供多個中間控制訊號CS11、CS12、CS21、CS22到輸出驅動器804之輸入。在此實施例中，控制器802包含有一控制電路812以及一耦合電路814。耦合電路814具有一電容C耦接於金氧半導體電晶體M11以及M22的閘極之間，和一電阻R耦接於前端的控制電路812以及後端的輸出驅動器804之間。關於控制電路812，其包含有複數個N型金氧半導體電晶體M31、M32、M33以及複數個P型金氧半導體電晶體M41、M42、M43，其中金氧半導體電晶體M31以及M41受一數位控制位元CB1的控制來決定偏壓VBIAS_11 以及偏壓VBIAS_21 當中的哪一個應該被輸出至後端的電阻R，金氧半導體電晶體M32以及M42受一數位控制位元CB2的控制來決定偏壓VBIAS_12 以及偏壓VBIAS_22 當中的哪一個應該被輸出以作為中間控制訊號CS12，而金氧半導體電晶體M33以及M43受一數位控制位元CB3的控制決定偏壓VBIAS_13 以及偏壓VBIAS_23 當中的哪一個應該被輸出以作為中間控制訊號CS21。此外，控制電路712直接傳送射頻輸入RFIN 來當作中間控制訊號CS22。由於輸出驅動器804並非一電感負載之反向D級/E級放大器，因而同樣達到了避免電壓擺幅問題的目的。
應注意的是，耦合電路714/814(其包括電阻R以及電容C)可能會影響中間控制訊號，進而干擾射頻輸出RFOUT 之暫態波形(transient waveform)。請參考第9圖，第9圖係第7圖所示之輸出單元700的 一單一位元操作在時域上的波形圖。由於電阻電容電路經由電阻R以及電容C之充電所造成的靴帶效應(boot-strapping effect)，因而導致時域上波形之正緣為負指數型的斜升(negative exponential ramping up)，且由於金氧半導體電晶體M1以及M2急速地關閉，因而造成時域上波形之負緣的立即結束。若正緣亦為陡峭之斜升，便可得到一理想之零階保持(zero-order-hold,ZOH)數位類比轉換器。本發明因此提出一方法，其利用一數位控制充電技術(例如一零階保持充電控制)來達成讓輸出單元700具有零階保持數位類比轉換器行為的目的。
第10圖係依據本發明之一示範實施例之第6圖所示之輸出單元600的第三電路實作方式的示意圖。示範性輸出單元1000具有一控制器1002以及一輸出驅動器1004。輸出驅動器1004操作在一供應電壓VDD (例如，3.5V)之下，並根據複數個中間控制訊號CS11、CS12、CS21、CS22來產生一射頻輸出RFOUT 。P型電路1022具有疊接(cascoded)之P型金氧半導體電晶體M11以及M12，且N型電路1024具有疊接之N型金氧半導體電晶體M21以及M22。在此實施例中，利用改變控制器1002之電路及控制順序(control sequence)來實現輸出單元1000之暫態波形控制，具體地說，輸出單元1000會因應數位振幅控制字元訊號之一位元而急速地(abruptly)開啟以及關閉。關於控制器1002，其含有一控制電路1012以及一耦合電路1014。耦合電路1014具有一電阻R以及一電容C，經由對電容C進行電阻式預充電(resistive pre-charding)來得到所需之立即開啟效 果。更進一步的細節請見以下所述。
關於控制電路1012，其包含有複數個P型金氧半導體電晶體M31、M32以及複數個N型金氧半導體電晶體M41、M42，其中金氧半導體電晶體M32以及M42受一數位控制位元CB2的控制來決定偏壓VBIAS_12 (例如3.6V)以及偏壓VBIAS_22 (例如1.8V)當中的哪一個應該被輸出以作為中間控制訊號CS12，而金氧半導體電晶體M31以及M41受一數位控制位元CB之反向訊號(例如由一反向器1013產生之)的控制來決定偏壓VBIAS_11 (例如3V)以及偏壓VBIAS_21 (例如2.4V)當中的哪一個應該被輸出至後端的電阻R。此外，控制電路712直接傳送射頻輸入RFIN 來當作中間控制訊號CS22，以及直接傳送偏壓VBIAS_22 來當作中間控制訊號CS21。應注意的是，高阻抗3V節點(即供應P型金氧半導體電晶體M31之源極的3V處)需要針對正供應電壓源由於交流訊號耦合所造成的漏放電來箝制(clamp)直流電壓位準。
數位控制位元CB係控制輸出驅動器1004操作在一開啟(ON)狀態或是一關閉(OFF)狀態。當數位控制位元CB處於高邏輯位準(即CB=’1’)、金氧半導體電晶體M31、M42、M11、M12、M21、M22被啟用(亦即接通)以及金氧半導體電晶體M41被停用(亦即關閉)時，輸出驅動器1004操作在開啟狀態。應注意的是，金氧半導體電晶體M11、M12、M21、M22之開啟/關閉狀態亦可被射頻輸入RFIN 所控制，舉例來說，當RFIN =0時，無論CB之值為何，金氧半導體 電晶體M22保持關閉。請參考第11圖，第11圖為輸出驅動器1004操作在開啟狀態之一等效電路的示意圖。假設射頻輸入RFIN 之平均值會因為直流位準於0V及1.2V之間不斷切換而為0.6V，因此，交流耦合電容C之跨壓會是2.4V。當數位控制位元CB處於低邏輯位準(即CB=’0’)，金氧半導體電晶體M41以及M32被啟用(亦即接通)以及金氧半導體電晶體M31、M42、M11、M12、M21、M22被停用(亦即關閉)時，輸出驅動器1004操作在該關閉狀態。請參考第12圖，其為輸出驅動器1004操作在關閉狀態之一等效電路的示意圖。當輸出驅動器1004進入該關閉狀態時，控制器1002被用來維持(maintain)電容C之電位差。由於電容C之底端(bottom terminal)會因為射頻輸入RFIN 被前級的閘控所隔絕而拉低到0V，一預充電壓2.4V便在電容C之頂端(top terminal)形成。從第11圖以及第12圖可輕易地看出，無論輸出驅動器1004是否運作在該開啟狀態或是該關閉狀態，電容C之跨壓都固定在2.4V。當數位控制位元CB從‘0’轉換到‘1’時，輸出驅動器1004會離開該關閉狀態而進入該開啟狀態，此時電容C之底端會增加到射頻輸入RFIN 之平均值(例如0.6V)，電容C之頂端將相對應提高到3.0V(例如2.4V+0.6V)，其等於該開啟狀態下所需之直流偏壓位準，如此一來，可以避免經由電阻R以及電容C充電所造成之電阻電容靴帶效應。
第13圖係第10圖所示之輸出單元1000中之一單一位元操作在時域上的波形圖。由於交流電容C之一電位差保持階段(potential difference maintenance phase)新增至該關閉狀態的時段中以消除因 為電阻電容靴帶效應所導致之較長的暫態穩定時間(transient settling)，輸出單元1000會因應數位控制位元CB(即數位振幅控制字元訊號之一位元)而急速地開啟以及關閉。因此，經由控制器電路以及相關控制順序的適當改變，輸出單元1000可具有如第13圖所示之理想的零階保持數位類比轉換器特性。
應注意的是，本發明所提出之零階保持電容充電控制技巧並不侷限於第10圖所示之數位控制功率放大器單元的設計。舉例來說，本發明所提出之零階保持電容充電控制技巧可應用在輸出單元700以及輸出單元800之暫態波形控制。這些設計變化亦隸屬本發明之範疇。
如第9圖所示，由於電阻電容靴帶效應的緣故，時域上的波形之正緣具有一負指數型的斜升，之後又由於金氧半導體電晶體M1以及M2急速地關閉，形成該波型之負緣的立即結束。若該負緣亦可呈現相對應之指數型斜降，則單一位元脈衝(one-bit pulse)係大約等效地在基頻進行一階低通濾波或者在射頻載波進行帶通濾波，也就是說，當輸出單元能夠產生具有一負指數型斜升之正緣以及相對應之一負指數型斜降之負緣之單一位元脈衝時，頻帶外雜訊/複製訊號可被減少。本發明提供一個透過使用一數位控制充電機制(例如一電阻電容內插式充電控制(RC-interpolation charging control))來達到此一目的之解決方案。
第14圖係根據本發明一示範實施例第6圖所示之輸出單元600之一第四電路架構實現。示範性輸出單元1400具有一控制器1402以及一輸出驅動器1404。輸出驅動器1404操作在一供應電壓VDD (例如3.1V)之下，並根據複數個中間控制訊號CS11、CS12、CS21、CS22產生一射頻輸出RFOUT 。P型電路1422具有疊接之P型金氧半導體電晶體M11以及M12，且N型電路1424具有疊接之N型金氧半導體電晶體M21以及M22。在此實施例中，利用改變控制器1402之電路以及控制順序來實現輸出單元1400之射頻帶通濾波。具體地說，輸出單元1400會因應數位振幅控制字元訊號之一位元(即，一數位控制位元CB)而逐漸地(gradually)開啟以及關閉。關於控制器1402，其包含有一控制電路1412以及一耦合電路1414。耦合電路1414具有一電阻R以及一電容C，經由對電容C進行電阻式預充電來得到所要的逐漸地開啟以及關閉的效果。更進一步的細節請見以下所述。
關於控制電路1412，其包含有一控制邏輯(control logic)1416、複數個P型金氧半導體電晶體M31、M32以及複數個N型金氧半導體電晶體M41、M42。控制邏輯1416係用來根據一數位控制位元CB(例如，一數位振幅控制字元訊號之一位元)來產生複數個控制輸出Ctrl以及CB’。請參考第15圖，第15圖係根據本發明一示範性實施例之數位控制位元CB以及控制輸出CB’和Ctrl的波形圖。在一示範性設計中，控制輸出CB’可由延遲數位控制位元CB從一高邏輯位準轉換至一低邏輯位準的時間來得到，因此，和數位控制位 元CB相比，控制輸出CB’具有較長的高邏輯時段。關於控制訊號Ctrl，可由延遲數位控制位元CB之一反向訊號來得到。然而，上述僅供範例說明之用，並非用以作為本發明的限制。
金氧半導體電晶體M32以及M42係由控制輸出CB’來控制以決定偏壓VBIAS_12 (例如，3.1V)以及偏壓VBIAS_22 (例如，1.55V)當中的哪一個應該輸出來當作中間控制訊號CS12。金氧半導體電晶體M31以及M41係由控制輸出Ctrl來控制以決定VBIAS_11 (例如，3.1V)以及偏壓VBIAS_21 (例如，2.5V)當中的哪一個應該被輸出至電阻R。此外，射頻輸入RFIN 直接被傳送以作為中間控制訊號CS22，且偏壓VBIAS_22 直接被傳送以作為中間控制訊號CS21。
控制輸出Ctrl以及CB’控制輸出驅動器1404來操作在一開啟狀態、一預充電階段或一關閉狀態。當在時間T2以及時間T3之間，控制輸出CB’處在高邏輯位準(即，CB’=’1’)且控制輸出Ctrl亦為高邏輯位準(即，Ctrl=’1’)，金氧半導體電晶體M41、M42、M11、M12、M21、M22開啟(即接通)且金氧半導體電晶體M31以及M32停用(即關閉)，則輸出驅動器1404操作在該開啟狀態，如第16圖所示，第16圖係輸出驅動器1404操作在一開啟狀態之一等效電路的示意圖。
當在時間T3以及時間T4之間，控制輸出CB’處在高邏輯位準(即，CB’=’1’)且控制輸出Ctrl為低邏輯位準(即，Ctrl=’0’)，金氧半導體電晶體M31、M42、M11、M12、M21、M22開啟(即接通)且金 氧半導體電晶體M41以及M32停用(即關閉)，則輸出驅動器1404操作在該預充電狀態。具體地說，當數位控制位元CB的負緣指示出輸出驅動器1404在時間T3之一開啟至關閉的狀態轉換，控制電路1412會延遲該開啟至關閉狀態轉換的時間，同時對電容C進行預充電。請參考第17圖，第17圖為輸出驅動器1404操作在一預充電狀態之一等效電路的示意圖。當輸出驅動器1404進入該預充電狀態，控制器1402被用來對電容C進行預充電。應注意的是，電容C之底端並未立即被拉低至0V，否則的話，突然的關閉會使開啟至關閉之轉換無法具有緩慢的暫態。預充電電壓3.1V係故意供應至電容C，從而允許輸出驅動器1404在該負緣具有一指數型的電阻電容特性。
當在時間T4以及時間T5之間，控制輸出CB’處於低邏輯位準(即，CB’=’0’)且控制輸出Ctrl為高邏輯位準(即，Ctrl=’1’)，金氧半導體電晶體M32以及M41被啟用(即接通)而金氧半導體電晶體M31、M42、M11、M12、M21、M22被停用(即關閉)，則輸出驅動器1404會操作在該關閉狀態。具體地說，當控制輸出CB’具有一從‘1’到‘0’的轉換且控制輸出Ctrl具有一從‘0’到‘1’之轉換，則輸出驅動器1004會離開該預充電狀態並進入該關閉狀態，且電容C之底端會被拉低至0V，如第18圖所示，第18圖係輸出驅動器1404操作在一關閉狀態之一等效電路的示意圖。
第19圖係第14圖所示之輸出單元1400的一單一位元操作在時 域上的波形圖。當關閉動作因為插入於該開啟狀態以及該關閉狀態之間的時段的預充電狀態而被延遲時，該負緣則可形成負指數型的電阻電容斜降，如此一來，輸出單元1400會因應數位控制位元CB(即該數位振幅控制字元訊號之一位元)而逐漸地開啟以及關閉。因此，可利用適當的改變控制器電路以及控制順序來實現輸出單元1400之帶通濾波。輸出單元1400可達到電池之最大可用效能以及在多個無線電共存的情況下減少頻帶外雜訊指數(OOB noise floor)。
應注意的是，本發明所提出之電阻電容內插式充電控制技術並不侷限於第14圖所示之數位控制功率放大器單元的設計。舉例來說，本發明所提出之電阻電容內插式充電控制技術可應用於輸出單元700以及輸出單元800之暫態波形控制。上述之這些設計變化亦屬於本發明之範疇之內。
上述之示範性數位控制功率放大器輸出級單元可被採用在本發明所提出之多級數位控制功率放大器200/300的輸出級208，然而，此非本發明之限制，任何使用上述之示範性數位控制功率放大器輸出級單元之數位控制功率放大器設計皆屬於本發明之範疇之內。
再者，上述之示範性數位控制功率放大器輸出級單元可使用於耦接至一聯合傳送/接收射頻埠(jointed transmissiton/reception(T/R)RF port)的數位控制功率放大器。舉例來說，第2圖/第3圖所示之輸出訊號RF_OUT係直接耦接至一平衡-不平衡轉換器(balun)。在 傳送模式下，有限的電壓軌對軌擺幅確保傳送器裝置以及接收器裝置在所有允許的電池電壓位準範圍內運作穩定，因此可實現本發明所提出之高效能電池設計，並且對電路穩定度沒有任何影響與限制。在接收模式下，數位控制功率放大器被每一輸出單元中之疊接的金氧半導體電晶體所閘控而關閉。較高的平衡-不平衡轉換器的阻抗轉換比率(Z-transformation ratio)增加了低雜訊放大器(low noise amplifier,LNA)之匹配增益(matching gain)，因而得到高電壓增益、低雜訊指數(noise figure,NF)以及低功率消耗。簡單地說，本發明所提出之數位控制功率放大器設計具有若干好處以及優點，例如有限電壓軌對軌擺幅以及較高的負載線阻抗(load0line impedance)。該有限電壓軌對軌擺幅確保了核心元件以及輸入/輸出元件的穩定度。較高之負載線阻抗可允許較小的電晶體尺寸而降低驅動負載。因此，驅動級之電流消耗可於大幅降低的同時亦滿足相位雜訊的要求。
由於磁耦合及/或直接耦合(例如，經由印刷電路板接地及/或封裝接地的耦合)所建立之回授路徑的緣故，傳送器輸出可能被回授至傳送器的一時脈源，因而可能降低傳送器之效能，因此，有必要導入一個減輕輸出迴授干擾(pulling mitigation)之機制以增進傳送器之效能。第20圖係依據本發明一實施例之使用一示範性減輕輸出效應之機制之一傳送器的示意圖。傳送器2000包含有一時脈源2002、一功率放大器(power amplifier,PA)2004以及一直流電壓調整電路2006。功率放大器2004係用來接收時脈源2002所產生的一射頻時脈RF_IN，並且至少根據射頻時脈RF_IN來產生一輸出訊號 RF_OUT。舉例來說(但本發明並非侷限於此)，時脈源2002可包括一本地振盪器(local oscillator,LO)，例如一數位控制振盪器(digital controlled oscillator,DCO)。直流電壓調整電路2006係為了減輕時脈源2002之輸出迴授干擾來調整供應至功率放大器2004的至少一直流電壓VDC ，具體地說，即輸出訊號RF_OUT之相位會因應被直流電壓調整電路2006所調整之該至少一直流電壓VDC 而被調整，如此一來，時脈源2002之不想要的輸出迴授干擾可經由對該傳送器輸出(即，功率放大器2004之輸出訊號RF_OUT)到時脈源2002之回授迴路進行相位調整來減輕。舉例來說(但本發明並非侷限於此)，該至少一直流電壓VDC 可包括一供應電壓或一偏壓。
本發明所提出之減輕輸出迴授干擾之機制可被應用於前述之多級數位控制功率放大器。在一示範性設計中，第20圖所示之功率放大器2004包含有一數位控制功率放大器(例如示範性的多級數位控制功率放大器100/200/300)，以及該至少一直流電壓VDC 包含有驅動級106/206/306及/或輸出級108/208之一個或多個供應電壓。第21圖係具有由一直流電壓調整電路所調整以減輕一時脈源(例如一數位控制振盪器)之輸出迴授干擾的複數個供應電壓的多級數位控制功率放大器的示意圖。如第21圖所示，前述之多級數位控制功率放大器200/300經過修改後會具有一個或多個由直流電壓調整電路2006所調整之供應電壓，其中一第一驅動級供應電壓VDD’driver _1係用來供應驅動級206/306之第一串接級212/312之驅動器、一第二驅動級供應電壓VDD’driver _2係用來供應驅動級206/306之第二串接 級214之驅動器、一第三驅動級供應電壓VDD’driver _3係用來供應驅動級206/306之第三串接級214之驅動器，以及一輸出級供應電壓VDD’output 係用來供應輸出級208之該輸出單元。應注意的是，驅動級供應電壓VDD’driver _1~VDD’driver _3以及輸出級供應電壓VDD’output 可具有相同的直流電壓位準或是不同的直流電壓位準。
在本範例中，多級數位控制功率放大器200/300中之所有單元都被再利用(reuse)以透過傳輸延遲的調整來控制回授相位。然而，此僅供說明用途，並非本發明之限制所在。換句話說，可經由調整串接212/312、214、216以及輸出208之至少其中之一之供應電壓來同樣達到控制輸出訊號RF_OUT之相位以減輕時脈源之輸出迴授干擾的目的。
如前所述，輸出訊號RF_OUT之相位主導了減輕輸出迴授干擾的效能。經由對供應至功率放大器2004之該至少一直流電壓VDC 之適當設定，時脈源之輸出迴授干擾可透過對該功率放大器所產生之相對於受擾相位(victim phase)的侵略相位(aggressing phase)之最佳化設定而有效地減輕。本發明因此提出新增一校正元件至減輕輸出迴授干擾的機制。如第20圖所示之傳送器2000的設計變化將於下描述。
第22圖係依據本發明一實施例而使用另一示範性減輕輸出迴授干擾之機制的一傳送器的示意圖。傳送器2200包含有一偵測器 2202以及前述之時脈源2002、功率放大器2004與直流電壓調整電路2006。偵測器2202可用來產生射頻時脈RF_IN與輸出訊號RF_OUT之間之延遲(或相位)之一統計結果STAT。直流電壓調整電路2006會參考統計結果STAT來調整至少一直流電壓VDC。
第23圖係依據本發明一實施例而使用又另一示範性減輕輸出迴授干擾之機制之另一傳送器的示意圖。傳送器2300含有一時間數位轉換器(time-to-digital converter,TDC)2302以及前述之時脈源2002、功率放大器2004與直流電壓調整電路2006。舉例來說，傳送器2300係一全數位鎖相迴路(all digital phase lock loop,ADPLL)傳送器，且時間數位轉換器2303在回授相位控制中會被再利用。功率放大器2004與時間數位轉換器2302之供應電壓係共用同一直流電壓VDC ，因此，時間數位轉換器2302以及功率放大器2004之間便會具有高度相關之時序延遲特性，因此時間數位轉換器2302可被用來當做功率放大器延遲之‘代理(proxy)’。時間數位轉換器2302係用來以數位方式輸出所產生之RF_IN時脈與一參考時脈(未顯示)之間的量化時間差(quantized time difference)，因此所產生之時間數位轉換器輸出TDC_OUT能夠用來估計反向器之延遲。直流電壓調整電路2006係因應時間數位轉換器輸出TDC_OUT之運算來運作，其中時間數位轉換器輸出TDC_OUT之運算是用來提供時間數位轉換器之元件延遲特性(例如，反向器延遲)的估計值，因此，基於時間數位轉換器之元件延遲特性的預估，直流電壓調整電路2006便被用來調整直流電壓VDC 以大致上維持住時間數位轉換器的元件延遲特 性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300‧‧‧多級數位控制功率放大器
102、202‧‧‧射頻時脈輸入
104‧‧‧振幅控制字元輸入
106、206、306‧‧‧驅動級
107_1~107_M、311、800‧‧‧驅動器單元
108、208‧‧‧輸出級
109_1~109_N、217、600、 700、1000、1400‧‧‧輸出單元
204‧‧‧振幅控制字元輸入
211、213、215‧‧‧驅動器
212、214、216、312‧‧‧串接級
400‧‧‧反向緩衝器
500‧‧‧及閘
602、702、802、1002、1402‧‧‧控制器
604、1004、1404‧‧‧輸出驅動器
704、804‧‧‧輸出緩衝器
712、1012、1412‧‧‧控制電路
714、1014、1414‧‧‧耦合電路
722、822、1022、1422‧‧‧P型電路
724、824、1024、1424‧‧‧N型電路
2000、2200、2300‧‧‧傳送器
2002‧‧‧時脈源
2004‧‧‧功率放大器
2006‧‧‧直流電壓調整電路
2202‧‧‧偵測器
2302‧‧‧時間數位轉換器
第1圖係依據本發明一示範性實施例之一多級數位控制功率放大器之廣義架構的方塊圖。
第2圖係依據本發明第一實施例之多級數位控制功率放大器的示意圖。
第3圖係依據本發明第二實施例之多級數位控制功率放大器的示意圖。
第4圖係依據本發明一實施例之一反向器緩衝器的示意圖。
第5圖係依據本發明一實施例之一及閘的示意圖。
第6圖係依據本發明一示範實施例之多級數位控制功率放大器中之一輸出級所使用的一輸出單元的示意圖。
第7圖係依據本發明一示範實施例之第6圖所示之輸出單元之一第一電路架構的示意圖。
第8圖係依據本發明一示範實施例之第6圖所示之輸出單元之一第二電路架構的示意圖。
第9圖係第7圖所示之輸出單元之一單一位元操作在時域上的波形圖。
第10圖係依據本發明一示範實施例之第6圖所示之輸出單元之一第 三電路架構的示意圖。
第11圖係第10圖所示之輸出驅動器操作在一開啟狀態之一等效電路的示意圖。
第12圖係第10圖所示之輸出驅動器操作在一關閉狀態之一等效電路的示意圖。
第13圖係第10圖所示之輸出單元之一單一位元操作在時域上的波形圖。
第14圖係依據本發明一示範實施例之第6圖所示之輸出單元之一第四電路架構的示意圖。
第15圖係依據本發明一示範實施例之數位控制位元以及控制輸出的波型圖。
第16圖係第14圖所示之輸出驅動器操作在一開啟狀態之一等效電路的示意圖。
第17圖係第10圖所示之輸出驅動器操作在一預充電狀態之一等效電路的示意圖。
第18圖係第10圖所示之輸出驅動器操作在一關閉狀態之一等效電路的示意圖。
第19圖係第14圖所示之輸出單元之一單一位元操作在時域上的波形圖。
第20圖係依據本發明一實施例來使用一示範性減輕輸出迴授干擾之機制之一傳送器的示意圖。
第21圖係具有由一直流電壓調整電路所調整以減輕一時脈源之輸出迴授干擾之複數個供應電壓的多級數位控制功率放大器的示意 圖。
第22圖係依據本發明一實施例來使用另一示範性減輕輸出迴授干擾之機制的一傳送器的示意圖。
第23圖係依據本發明一實施例來使用又另一示範性減輕輸出迴授干擾之機制之另一傳送器的示意圖。
100‧‧‧多級數位控制功率放大器
102‧‧‧射頻時脈輸入
104‧‧‧振幅控制字元輸入
106‧‧‧驅動級
107_1~107_M‧‧‧驅動器單元
108‧‧‧輸出級
109_1~109_N‧‧‧輸出單元

Claims (30)

  1. 一種多級數位控制功率放大器，包含有：一射頻時脈輸入，用來接收一射頻時脈；一振幅控制字元輸入，用來接收一數位振幅控制字元訊號；複數個驅動器，耦接至該射頻時脈，用來產生複數個中間訊號，其中該複數個驅動器中之至少一驅動器係因應該數位振幅控制字元訊號之至少一位元來運作；以及一輸出級，耦接至該複數個中間訊號，用來產生一輸出訊號；其中該複數個驅動器包含有設置於一第一級之複數個第一驅動器以及設置於緊接該第一級之後之一第二級的複數個第二驅動器，以及該複數個第一驅動器中每一第一驅動器係耦接至該複數個第二驅動器中之至少一第二驅動器。
  2. 如申請專利範圍第1項所述之多級數位控制功率放大器，其中該輸出級包含有複數個輸出單元，其中該複數個輸出單元中之至少一輸出單元係因應該數位振幅控制字元訊號之至少一位元來運作。
  3. 如申請專利範圍第2項所述之多級數位控制功率放大器，其中該複數個輸出單元中之每一輸出單元均包含有一輸入埠以及一輸出埠，該輸入埠被耦接至該複數個中間訊號之其中之一，且該複數個輸出單元之複數個輸出埠彼此互相耦接。
  4. 如申請專利範圍第1項所述之多級數位控制功率放大器，其中因應該至少一位元來運作之該至少一驅動器係執行一邏輯閘控操作。
  5. 如申請專利範圍第1項所述之多級數位控制功率放大器，其中該複數個第二驅動器之數量大於該複數個第一驅動器之數量。
  6. 如申請專利範圍第1項所述之多級數位控制功率放大器，其中該複數個第二驅動器之數量等於該複數個第一驅動器之數量。
  7. 如申請專利範圍第1項所述之多級數位控制功率放大器，其中該複數個驅動器包含有至少一驅動器，其係直接連接至該射頻時脈輸入且不會因應該數位振幅控制字元訊號之任何位元來運作。
  8. 一種多級數位控制功率放大器，包含有：一射頻時脈輸入，用來接收一射頻時脈；一振幅控制字元輸入，用來接收一數位振幅控制字元訊號；複數個單元，用以根據該射頻時脈以及該數位振幅控制字元訊號來產生一輸出訊號，其中該複數個單元之一部分係採用一樹狀拓樸的方式來設置；其中該複數個單元包含有：複數個驅動器，設置於一驅動級，該複數個驅動器耦接至該射 頻時脈，並用來產生複數個中間訊號；以及複數個輸出單元，設置於一輸出級，該複數個輸出單元耦接至該複數個中間訊號，並用來產生該輸出訊號；其中該複數個驅動器包含有設置於一第一級之複數個第一驅動器以及設置於緊接該第一級之後之一第二級的複數個第二驅動器，以及該複數個第一驅動器中每一第一驅動器係耦接至該複數個第二驅動器中之至少一第二驅動器。
  9. 如申請專利範圍第8項所述之多級數位控制功率放大器，其中該複數個驅動器之至少一驅動器係因應該數位振幅控制字元訊號之至少一位元來運作。
  10. 如申請專利範圍第8項所述之多級數位控制功率放大器，其中該複數個輸出單元之至少一輸出單元係因應該數位振幅控制字元訊號之至少一位元來運作。
  11. 如申請專利範圍第8項所述之多級數位控制功率放大器，其中該複數個輸出單元中之每一輸出單元均包含有一輸入埠以及一輸出埠，該輸入埠被耦接至該複數個中間訊號之其中之一，且該複數個輸出單元之複數個輸出埠彼此互相耦接。
  12. 如申請專利範圍第10項所述之多級數位控制功率放大器單元，其中該複數個驅動器包含有至少一驅動器，其係直接連接至該 射頻時脈輸入且不因應該數位振幅控制字元訊號之任何位元來運作。
  13. 一種發射器，包含有：一功率放大器，用來接收由一時脈源產生的一射頻時脈，並且至少依據該射頻時脈來產生一輸出訊號；以及一直流電壓調整電路，用來調整供應至該功率放大器之至少一直流電壓來減輕該時脈源之輸出迴授干擾；其中該輸出訊號之一相位會因應被該直流電壓調整電路所調整之該至少一直流電壓而被調整。
  14. 如申請專利範圍第13項所述之發射器，其中該至少一直流電壓包含有一供應電壓。
  15. 如申請專利範圍第13項所述之發射器，其中該至少一直流電壓包含有一偏壓。
  16. 如申請專利範圍第13項所述之發射器，其中該功率放大器包含有一數位控制功率放大器，該數位控制功率放大器包含有；一射頻時脈輸入，用來接收該射頻時脈；一振幅控制字元輸入，用來接收一數位振幅控制字元訊號；複數個驅動器，耦接至該射頻時脈並且用來產生複數個中間訊號，其中該複數個驅動器中之至少一驅動器係因應該數位 振幅控制字元訊號之至少一位元來運作；一輸出級，耦接至該複數個中間訊號並且用來產生一輸出訊號。
  17. 如申請專利範圍第16項所述之發射器，其中該至少一直流電壓被供應至該複數個驅動器之至少其中之一。
  18. 如申請專利範圍第16項所述之發射器，其中該至少一直流電壓被供應至該輸出級。
  19. 如申請專利範圍第13項所述之發射器，其中該功率放大器包含有一數位控制功率放大器，該數位控制放大器係一多級數位控制放大器，包含有：一射頻時脈輸入，用來接收該射頻時脈；一振幅控制字元輸入，用來接收一數位振幅控制字元訊號；以及複數個單元，用來依據該射頻時脈以及該數位振幅控制字元訊號來產生該輸出訊號，其中該複數個單元的一部分被用於一樹狀拓樸。
  20. 如申請專利範圍第19項所述之發射器，其中該複數個單元包含有：複數個驅動器，設置於一驅動級，該複數個驅動器耦接至該射 頻時脈並且用於依據該樹狀拓樸來產生複數個中間訊號；以及複數個輸出單元，設置於一輸出級，該複數個輸出單元耦接至該複數個中間訊號並且用來產生該輸出訊號。
  21. 如申請專利範圍第20項所述之發射器，其中該至少一直流電壓係供應至該驅動級。
  22. 如申請專利範圍第13項所述之發射器，進一步包含有一偵測器可用來產生介於該射頻時脈以及該輸出訊號之間的一延遲的一統計值。
  23. 如申請專利範圍第22項所述之發射器，其中該統計值可用來調整該直流電壓。
  24. 如申請專利範圍第13項所述之發射器，進一步包含有一時間數位轉換器，其中該直流電壓調整電路係因應該時間數位轉換器輸出之計算來運作。
  25. 如申請專利範圍第24項所述之發射器，其中該時間數位轉換器輸出之該計算可用來提供該時間數位轉換器之元件延遲特性之一估計。
  26. 如申請專利範圍第24項所述之發射器，其中該時間數位轉換器元件延遲特性係一反向器延遲。
  27. 如申請專利範圍第25項所述之發射器，其中該直流電壓調整電路係用來大致維持該時間數位轉換器元件延遲特性。
  28. 一種用來減輕一功率放大器所造成一時脈源的輸出迴授干擾的方法，包含有：調整供應至該功率放大器的一直流電壓；其中該功率放大器之輸出訊號之一相位會因應被所調整之該直流電壓而被調整。
  29. 如申請專利範圍第28項所述之方法，其中該功率放大器包含有一數位控制功率放大器。
  30. 如申請專利範圍第28項所述之方法，其中該調整係因應介於該功率放大器之一輸出以及該時脈源之間的一延遲來運作。
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