JP5493019B2 - デジタルアンプのポップアップノイズ防止回路 - Google Patents

Description

本発明はデジタルアンプに関し、より詳細にはデジタルアンプの電源の印加及び遮断時、出力負荷と並列に連結された導電経路を形成することにより、出力負荷の電流を制御するポップアップノイズ防止回路に関する。

一般に、オーディオ信号を増幅させるためのオーディオ増幅器は、出力段（即ち、ドライビング回路）の動作によってＡ級、Ｂ級、ＡＢ級、及びＤ級出力段等に分類される。

Ａ級出力段は、無信号状態、即ちミュート状態で動作時、出力トランジスタにバイアス電圧が印加されバイアス電流が流れるので、発熱量が非常に大きく、効率が低いという短所がある。Ｂ級出力段は、無信号状態で動作時、バイアス電流が０となる構成を有する。しかし、出力信号が基準電圧（例えば、０Ｖ）付近を通過する時、ドライビング回路の上下のトランジスタがターンオフされるので、大きいクロスオーバ歪が発生する。ＡＢ級出力段は、Ａ級の低歪特性とＢ級の高効率特性とを考慮して、無信号状態で少量のバイアス電流が流れるようにする構成を有する。しかし、発熱量がやはり大きいので、やはり大きいヒートシンクが必要であり、クロスオーバ歪も存在する。

Ｄ級出力段は一般的にオン／オフスイッチのように動作するトランジスタを含む。出力段を構成するトランジスタのターンオン抵抗は非常に小さく、Ｄ級出力段ｄは高効率を有することを特徴とする。ＩＥＣ国際標準によると、オーディオ増幅器の動作級のうち、Ｄ級は「有用な変調信号によって０から最大値までスイッチングされる電流を出力負荷に供給すること」と定義される。従って、Ｄ級出力段は、アナログ入力、デジタル入力に関係なく、又、内部の信号処理方法に関係なく、スイッチング増幅によって動作する全ての出力段（ドライビング回路）を意味する。

Ａ級、Ｂ級、又はＡＢ級出力段を含むアナログアンプと異なり、前記のようなＤ級出力段、又はＤ級ドライビング回路を含むオーディオ増幅器をデジタルアンプと言う。

図１は、一般的なデジタルアンプを示すブロック図である。

図１を参照すると、デジタルアンプ１００は、パルス幅変調（ＰＭＷ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号発生器１０、Ｄ級（Ｃｌａｓｓ−Ｄ）ドライビング回路２０、低域通過フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）３０、及びカップリングキャパシタＣ２を含む。ヘッドフォン、イヤホン等に含まれたスピーカ７０のような出力負荷ＲＬは、出力ノードＮＡと接地電圧との間に連結され音波を発生する。

ＰＷＭ信号発生器１０は、アナログ又はデジタル形態のオーディオ信号を受信し、前記受信されたオーディオ信号をパルス幅変調し、パルス幅変調された信号を出力する。ＰＷＭ信号は、オーディオ信号のレベル情報がパルス幅という時間情報に変換されたデジタル信号である。

Ｄ級ドライビング回路２０は、ＰＷＭ信号発生器１０からＰＷＭ信号を受信して増幅し、増幅されたＰＷＭ信号を出力する。このようなＤ級ドライビング回路は、ハーフブリッジ型及びハーフブリッジを２つ組合せたフルブリッジ型に区分される。同じ電源電圧なら、フルブリッジ型がハーフブリッジ型に対して２倍の電圧を出力することができる。電源供給方式は単電源と両電源とがいずれも可能であるが、単電源供給でハーフブリッジ型を動作させる場合、電源電圧の１／２の直流電圧が出力されるので、直流電圧を遮断する大容量のカップリングキャパシタＣ２が必要である。

Ｄ級ドライビング回路２０のスイッチング素子としては、Ｐチャンネル型とＮチャンネル型とを組合わせたコンプリメンタリ型のパワーＭＯＳＦＥＴを使用する方式が広く使われている。一方、Ｄ級ドライビング回路２０には、パワーＭＯＳＦＥＴを駆動することができるようにＰＷＭ信号の基準電位をシフトさせるレベルシフタ、２つのパワーＭＯＳＦＥＴが同時にターンオンされることを防止するためのデッドタイム生成回路、フローティング電源役割を果たすブートストラップ回路等を含むことができる。

低域通過フィルタ３０は、Ｄ級ドライビング回路２０の出力信号のレベルを平均化し、不必要な高域雑音を除去したアナログ信号をスピーカ７０等の出力負荷ＲＬに出力する。

デジタルアンプに電源が印加（Ｐｏｗｅｒ Ｏｎ）されるか、遮断（Ｐｏｗｅｒ Ｏｆｆ）される時、内部回路のバイアス電圧の不安定等に起因してサージ性パルスが発生することがある。このようなサージ性パルスは、ドライビング回路によって増幅されスピーカ等を通じて雑音を発生させ、このような騒音をポップアップノイズという。

図１のデジタルアンプにはこのようなポップアップノイズを除去するための多様な方式の手段を付加することができる。例えば、出力負荷と低域通過フィルタとの間にリレーを連結し、デジタルアンプの動作が安定されるまでこのリレーの開放状態を維持する。しかし、このようなポップアップノイズ除去用リレーは、デジタルアンプを含むオーディオ信号再生装置を大型化させて携帯用機器に適用するのが困難である。

一方、特許文献１には、電荷ポンプ又はＤＣ−ＤＣコンバータを使用してハイ電源電圧（ＶＤＤ）の負の値に該当する電圧（−ＶＤＤ）を提供し、Ｄ級ドライビング回路を２つの電源電圧（ＶＤＤ、−ＶＤＤ）の間で動作させることにより、カップリングキャパシタを除去したデジタルアンプが開示されている。このように、カップリングキャパシタを除去したデジタルアンプは、前述の説明とは異なる性格のポップアップノイズ除去手段を必要とする。

ＰＣＴ特許公開第２００６／０３１３０４号

前記のような問題点を解決するために、本発明は、デジタルアンプの電源を印加するか、遮断する場合に発生するポップアップノイズを除去することができるポップアップノイズ防止回路を提供することを目的とする。

又、本発明は、電源を印加するか、遮断する場合に発生するポップアップノイズを除去することができるポップアップノイズ防止回路を含むデジタルアンプを提供することを目的とする。

又、本発明は、電源を印加するか、遮断する場合に発生するポップアップノイズを除去することができるデジタルアンプのポップアップノイズ防止方法を提供することを目的とする。

前記目的を達成するために、本発明の一実施例によるデジタルアンプのポップアップノイズ防止回路は、デジタルアンプの出力ノードと基準ノードとの間に連結された出力負荷に並列に連結され、スイッチ信号に応答して出力ノードと基準ノードとの間に導電経路を形成することにより、出力負荷に流れる電流を制御するスイッチ部と、電源の印加及び遮断情報を有するスイッチ制御信号に応答してスイッチ信号を発生するスイッチ信号発生部と、基準ノードに接続されて、基準ノード電圧を供給する基準電圧発生器とを含み、デジタルアンプが正常動作する場合に基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、デジタルアンプがミュート状態で動作する場合に出力ノードの電圧は基準ノードの電圧と同じであり、デジタルアンプが正常動作する場合に出力ノードの電圧は前記ハイ電源電圧とロー電源電圧との間でスウィングし、スイッチ部は、出力ノードと基準ノードとの間に並列に連結され、それぞれのゲートにスイッチ信号がそれぞれ印加される複数のＮＭＯＳトランジスタを含む。

スイッチ信号発生部とスイッチ部との間に連結され、それぞれのスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含む。
緩和部は、複数のＮＭＯＳトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成された複数のＲＣ回路を含む。
スイッチ信号発生部は、スイッチ制御信号に応答して順次にハイレベルに遷移する複数のスイッチ信号を発生して、発生された複数のスイッチ信号を複数のＮＭＯＳトランジスタのゲートにそれぞれ出力する。

スイッチ信号発生部は、スイッチ制御信号のレベル遷移を遅延させて順次にハイレベルに遷移する複数のスイッチ信号を出力する複数の遅延バッファを含む。
スイッチ信号発生部は、スイッチ制御信号及びクロック信号に応答して、クロック信号の１周期間隔に順次にハイレベルに遷移する複数のスイッチ信号を出力する複数のＤ−フリップフロップを含む。
複数のＮＭＯＳトランジスタは、順次に増加するターンオン抵抗を有することを特徴とする。
複数のＮＭＯＳトランジスタは、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする。

本発明の一実施例によるデジタルアンプは、出力ノードと基準ノードとの間に連結された出力負荷を駆動するために、ハイ電源電圧とロー電源電圧によってパルス幅変調信号を増幅して出力するＤ級ドライビング回路と、増幅されたパルス幅変調信号をアナログ信号に変換して出力ノードに出力する低域通過フィルタと、ハイ電源電圧とロー電源電圧の中間値に該当する基準電圧を基準ノードに出力する基準電圧発生器と、電源の印加及び遮断情報を有するスイッチ制御信号に応答して出力ノードと基準ノードとの間に導電経路を形成することにより出力負荷に流れる電流を制御するポップアップノイズ防止回路と、を含み、デジタルアンプが正常動作する場合に基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、デジタルアンプがミュート状態で動作する場合に出力ノードの電圧は基準ノードの電圧と同じであり、デジタルアップが正常動作する場合に出力ノードの電圧はハイ電源電圧とロー電源電圧との間でスウィングし、ポップアップノイズ防止回路は、出力ノードと基準ノードとの間に出力負荷と並列に連結され、Ｎ（Ｎは、自然数）個のスイッチ信号に応答して出力ノードと基準ノードとの間にＮ個の導電経路を形成することにより、出力負荷に流れる電流を制御するスイッチ部と、スイッチ制御信号に応答してＮ個のスイッチ信号を発生するスイッチ信号発生部とを含む。

出力ノードの電圧は、ミュート状態で動作する場合に基準ノードの電圧と同じであり、正常動作する場合にハイ電源電圧とロー電源電圧の間でスウィングする。
スイッチ部は、出力ノードと基準ノードとの間に並列に連結され、ゲートにＮ個のスイッチ信号がそれぞれ印加されるＮ個のＭＯＳトランジスタを含む。
Ｎ個のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする。
ポップアップノイズ防止回路は、スイッチ信号発生部及びスイッチ部の間に連結され、Ｎ個のスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含む。

緩和部は、Ｎ個のＭＯＳトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成されたＮ個のＲＣ回路を含む。
スイッチ信号発生部は、スイッチ制御信号に応答して順次にハイレベルに遷移するＮ個のスイッチ信号を発生し、発生されたＮ個のスイッチ信号をＮ個のＮＭＯＳトランジスタのゲートにそれぞれ出力することを特徴とする。

スイッチ信号発生部は、スイッチ制御信号及びクロック信号に応答して、クロック信号の１周期間隔に順次にハイレベルに遷移する複数のスイッチ信号を出力する複数のＤ−フリップフロップを含む。
Ｎ個のＭＯＳトランジスタは、順次に増加するターンオン抵抗を有することを特徴とする。
Ｎ個のＭＯＳトランジスタは、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする。

従って、出力負荷の両端に並列に連結された導電経路を形成することにより、デジタルアンプの電源を印加するか、遮断する場合に発生するポップアップノイズを除去することができる。

一般的なデジタルアンプを示すブロック図である。 本発明の一実施例によるポップアップノイズ防止回路を含むデジタルアンプを示すブロック図である。 図２のデジタルアンプで発生することができるポップアップノイズを説明するための波形図である。 本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。 図４のスイッチ信号及び緩和スイッチ信号の波形図である。 本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。 図６のポップアップノイズ防止回路の信号の波形図である。 本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。 本発明の一実施例によるデジタルアンプのノイズ防止方法を示す順序図である。

本文に開示している本発明の実施例において、特定の構造的乃至機能的説明は、ただ本発明の実施例を説明するための目的として例示されたものであって、本発明の実施例は、多様な形態で実施することができ、本文に説明した実施例に限定されることはない。

本発明は、多様な変更を加えることができ、多様な形態を有することができ、特定の実施例を図面に例示し、本文で詳細に説明する。しかし、これは、本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解すべきである。各図面の説明において、同一の参照符号を類似の構成要素に付与した。

第１、第２などの用語は、多様な構成要素を説明するのに用いることができるが、前記構成要素は前記用語によって限定されるものではない。前記用語は、一つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲から離脱しない範囲で、第１構成要素は第２構成要素として命名することができ、同様に第２構成要素も第１構成要素として命名することができる。

いずれかの構成要素が他の構成要素に「連結」されているとか「接続」していると言及したときには、その他の構成要素に直接的に連結されているかまたは接続されていることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、いずれかの構成要素が他の構成要素に「直接連結」されているか「直接接続」されていると言及されたときには、中間に他の構成要素が存在しないことと理解すべきである。構成要素間の関係を説明する他の表現、即ち、「〜間に」と「すぐ〜間に」または「〜に隣る」と「〜に直接隣る」なども同様に解釈すべきである。

本出願で用いた用語は、ただ特定の実施例を説明するために盛り込まれるものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明確に異なるように意味しない限り、複数の表現を含む。本出願において、「含む」または「有する」などの用語は、説示した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないものと理解すべきである。

異なるものとして定義しない限り、技術的であるか科学的な用語を問わずここで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味を有している。一般的に用いられる辞典に定義されているもののような用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈すべきであり、本出願で明白に定義されない限り、異常的な、あるいは過度に形式的な意味には解釈されない。

以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。図面上の同一構成要素については、同一参照符号を使用して同一構成要素についての重複説明は省略する。

図２は、本発明の一実施例によるポップアップノイズ防止回路を含むデジタルアンプを示すブロック図である。
図２を参照すると、デジタルアンプ２００は、Ｄ級ドライビング回路２２０、低域通過フィルタ２３０、基準電圧発生回路２４０、及びポップアップノイズ防止回路４００を含む。デジタルアンプ２００の出力ノードＮＡと基準ノードＮＢとの間にはスピーカ等の出力負荷ＲＬが連結され音波を発生する。

Ｄ級ドライビング回路２２０はＰＷＭ信号を受信して増幅し、増幅されたＰＷＭ信号を低域通過フィルタ２３０に出力する。Ｄ級ドライビング回路２２０のスイッチング素子としては、Ｐチャンネル型とＮチャンネル型とを組合わせたコンプリメンタリ型のパワーＭＯＳＦＥＴを使用することができる。Ｄ級ドライビング回路２２０は、ミュート状態で動作する場合には、デューティ比１／２の増幅されたＰＷＭ信号を出力し、正常動作状態では入力されたオーディオ信号のレベル情報によって変調されたＰＷＭ信号を出力する。

Ｄ級ドライビング回路２２０には、パワーＭＯＳＦＥＴを駆動することができるようにＰＷＭ信号の基準電位をシフトさせるレベルシフタ、２つのパワーＭＯＳＦＥＴが同時にターンオンされることを防止するためのデッドタイム生成回路、フローティング電源役割を果たすブートストラップ回路等を含むことができる。又、Ｄ級ドライビング回路２２０には、デジタルアンプの電源が印加されるか、遮断されることを感知して、スイッチ制御信号ＳＷＣＴＬを発生する電源感知回路、ミュート制御回路等を含むことができる。例えば、スイッチ制御信号ＳＷＣＴＬは、一般的に使用されるパワー−オンリセット信号でも良く、これに基づいて発生される信号でも良い。
低域通過フィルタ２３０は、Ｄ級ドライビング回路２２０の出力信号のレベルを平均化し、不必要な高域雑音を除去したアナログ信号をスピーカ等の出力負荷ＲＬに出力する。

基準電圧発生回路２４０は、出力ノードＮＡの最大電圧と最小電圧の中間値に該当する基準電圧ＶＲを発生して出力負荷ＲＬの一端と連結される基準ノードＮＢに提供する。Ｄ級ドライビング回路２２０がハイ電源電圧ＶＤＤとロー電源電圧ＶＳＳとの間でスイッチング動作（例えば、パワーＭＯＳＦＥＴ対のオン／オフ動作）をする場合、基準電圧発生回路２４０は、ハイ電源電圧ＶＤＤとロー電源電圧ＶＳＳの中間値に該当する（ＶＤＤ＋ＶＳＳ）／２の電圧を基準電圧ＶＲとして発生し、出力負荷ＲＬの一端と連結される基準ノードＮＢの電圧が基準電圧ＶＲに維持されるようにする。従って、ミュート状態で出力ノードＮＡと基準ノードＮＢとの間の電圧、即ち、出力負荷ＲＬ両端の差分電圧（ＶＡ−ＶＢ）が０になるので、カップリングキャパシタを除去することができる。

デジタルアンプ２００がミュート状態で動作する場合、Ｄ級ドライビング回路２２０は、デューティ比１／２の増幅されたＰＷＭ信号を出力するので、Ｄ級ドライビング回路２２０に印加された電源が安定化された後には、デューティ比１／２のＰＷＭ信号が低域通過フィルタ２３０を通過することにより、出力ノードＶＡは、一定な基準電圧ＶＲに維持される。電源が安定化される前の初期化状態では出力ノードＮＡと基準ノードＮＢとの間の差分電圧が０にならず、ポップアップノイズが発生することがあり得る。

図３は、図２のデジタルアンプで発生することがあり得るポップアップノイズを説明するための波形図である。
図３にはＤ級ドライビング回路２２０と基準電圧発生回路２４０の電源が同時に印加される時の出力ノードＮＡの電圧ＶＡ及び基準ノードＮＢの電圧ＶＢの波形が図示されている。又、ポップアップノイズ防止回路が動作しない場合について、出力ノードＮＡと基準ノードＮＢの差分電圧（ＶＡ−ＶＢ）の波形が図示されている。

電源が印加された後、Ｄ級ドライビング回路２２０と基準電圧発生回路２４０が安定化される時までの初期化状態（区間Ｔ１）では、低域通過フィルター２３０の充電時間による遅延で出力ノードの電圧ＶＡが基準ノードの電圧ＶＢより遅く基準電圧ＶＲに到達することになる。その後のミュート状態（区間Ｔ２）では出力ノードＮＡと基準ノードＮＢの電圧（ＶＡ、ＶＢ）がすべて基準電圧ＶＲを維持する。ここで、ミュート状態はデューティ比１／２の増幅されたＰＷＭ信号がドライビング回路２２０から出力される状態を言い、ミュート状態では低域通過フィルタ２３０によって出力ノードの電圧ＶＡが基準電圧ＶＲに維持される。正常動作状態（区間Ｔ３）はミュート状態が解除され、オーディオ信号に相応する波形の出力電圧が出力負荷ＲＬに印加される状態である。

ポップアップノイズ防止回路４００が動作しない場合に、初期化状態（区間Ｔ１）で示される０の値ではない差分電圧（ＶＡ−ＶＢ）は出力負荷ＲＬを通じて電流を流し、ポップアップノイズを発生する。

図２を更に参照すると、ポップアップノイズ防止回路４００は、出力ノードＮＡと基準ノードＮＢとの間の差分電圧によって出力負荷ＲＬに電流が流れることを防止する機能を果たす。このため、ポップアップノイズ防止回路４００は、電源の印加及び遮断情報を有するスイッチ制御信号ＳＷＣＴＬに応答して出力ノードＮＡと基準ノードＶＢとの間に導電経路を形成することにより、出力負荷に流れる電流を制御する。導電経路は出力負荷ＲＬと並列に形成され、導電経路上の抵抗が小さいほど、出力負荷ＲＬに流れる電流が減少し、結果的にポップアップノイズを減少させることができる。

図４は、本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。
図４を参照すると、ポップアップノイズ防止回路４１０は、スイッチ部５１及びスイッチ信号発生部６１を含む。ポップアップノイズ防止回路４１０は、スイッチ部５１とスイッチ信号発生部６１との間に緩和部７１を更に含むことができる。

スイッチ部５１は、デジタルアンプ２００の出力ノードＮＡと基準ノードＮＢとの間に連結された出力負荷ＲＬと並列に連結され、スイッチ信号ＳＣに応答して出力ノードＮＡと基準ノードＮＢとの間に導電経路を形成することにより、前記出力負荷ＲＬに流れる電流を制御する。スイッチ部５１とスイッチ信号発生部６１との間に緩和部７１が更に含まれる場合に、ポップアップノイズ防止回路４１０は、緩和スイッチ信号ＳＳＣに応答して導電経路を形成する。スイッチ信号発生部６１は、電源の印加及び遮断情報を有するスイッチ制御信号ＳＷＣＴＬに応答してスイッチ信号ＳＣを発生する。スイッチ制御信号ＳＷＣＴＬは、Ｄ級ドライビング回路又は他の内部回路に含まれた電源感知部（図示せず）等から提供することができる。

スイッチ部５１は、出力ノードＮＡと基準ノードＮＢとの間に連結され、ゲートにスイッチ信号が印加されるスイッチング素子で構成することができる。例えば、スイッチング素子がＮＭＯＳトランジスタＭＳである場合に、スイッチ信号発生部６１は、電源の印加及び遮断時、ハイレベルのスイッチ信号ＳＣをＮＭＯＳトランジスタＭＳのゲートに出力する。

図４のポップアップノイズ防止回路４１０のように、出力ノードＮＡと基準ノードＮＢとの間に１つの伝導経路のみを形成する場合には、スイッチ信号発生部６１は省略可能である。この場合、スイッチ制御信号ＳＷＣＴＬをスイッチ信号ＳＣとして利用することができる。

スイッチ制御信号ＳＷＣＴＬは、デジタルアンプの電源が印加されるか、遮断されることが感知された場合に、ローレベルからハイレベルに遷移する信号で有り得る。スイッチ信号発生部６１は、このようなスイッチ制御信号ＳＷＣＴＬの遷移に応答して、ハイレベルのスイッチ信号ＳＣを出力する。ＮＭＯＳトランジスタＭＳのゲートに印加されるスイッチ信号ＳＣがハイレベルに遷移すると、ＮＭＯＳトランジスタＭＳがターンオンされ出力ノードＮＡと基準ノードＮＢとの間に導電経路が形成される。このようにポップアップノイズ防止回路４００によって導電経路が形成されている間に、Ｄ級ドライビング回路２２０及び基準電圧発生器２４０の電源が印加される。従って、出力ノードＮＡと基準ノードＮＢとの間の差分電圧が０ではない場合にも、出力負荷ＲＬと並列に形成される導電経路によって出力負荷ＲＬに流れる電流を減少させてポップアップノイズの発生を防止することができる。出力ノードＮＡと基準ノードＮＢの電圧が安定した以後に、スイッチ信号ＳＣがローレベルに遷移してＮＭＯＳトランジスタＭＳがターンオフされる。

出力ノードＮＡと基準ノードＮＢの電圧が安定した後も両電圧が同一に維持されることが好ましいが、製造工程の限界等によって両電圧が同一でない場合もある。このような電圧のオフセット（ｏｆｆｓｅｔ）はＤ級ドライビング回路２２０と基準電圧発生器４０の電源を急激に遮断する時、ポップアップノイズの発生原因になり得る。又、電源を印加する場合のように、電源遮断時にも低域通過フィルタ３０に含まれたキャパシタＣ１の充電時間に起因したポップアップノイズを発生させることがある。従って、デジタルアンプの電源が遮断される場合にも、前記のように出力負荷ＲＬと並列に導電経路を形成してポップアップノイズの発生を防止することができる。

一方、ＮＭＯＳトランジスタＭＳが急激にターンオンされる場合にサージ性電流によってポップアップノイズが発生することがある。このようにＮＭＯＳトランジスタＭＳ自体のターンオン及びターンオフによるノイズを減少するために、ＮＭＯＳトランジスタＭＳのゲートに印加されるスイッチ信号ＳＣのレベル遷移を緩和させる必要がある。

緩和部７１は、スイッチ信号発生部６１とスイッチ部５１との間に連結され、スイッチ信号ＳＣの電圧レベルの遷移を緩和して緩和スイッチ信号ＳＣＣを出力する。例えば、緩和部７１は、抵抗ＲＴ及びキャパシタＣＴで構成されたＲＣ経路で具現することができる。

図５は、図４のスイッチ信号及び緩和スイッチ信号の波形図である。
図５に示すように、スイッチ信号ＳＣの電圧レベルが急激に遷移する場合にも、緩和部７１から出力される緩和スイッチ信号ＳＣＣは緩慢に増加してハイレベルに到達することになる。従って、ＮＭＯＳトランジスタＭＳの急激なターンオンによるポップアップノイズを防止することができる。図４に示すように、緩和部７１が抵抗ＲＴとキャパシタＣＴで構成される場合、緩和スイッチ信号ＳＣＣの緩和程度は、抵抗ＲＴの抵抗値とキャパシタＣＴのキャパシタンスの積に相応する時定数によって決定される。又、ＮＭＯＳトランジスタをターンオフさせる場合にも、緩和部７１はスイッチ信号ＳＣが下降エッジで緩慢に減少する緩和スイッチ信号ＳＣＣを出力し、これによって、ＮＭＯＳトランジスタＭＳの急激なターンオフによるポップアップノイズを防止することができる。

図６は、本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。
図６を参照すると、ポップアップノイズ防止回路４２０は、スイッチ部５２及びスイッチ信号発生部６２を含む。ポップアップノイズ防止回路４２０は、スイッチ部５２とスイッチ信号発生部６２との間に緩和部７２を更に含むことができる。

スイッチ部５２は、出力ノードＮＡと基準ノードＮＢとの間に並列に連結され、それぞれのゲートにスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎがそれぞれ印加される複数のＮＭＯＳトランジスタ（ＭＳ１、ＭＳ２、ＭＳｎ）を含む。スイッチ部５２は、デジタルアンプ２００の出力ノードＮＡと基準ノードＮＢとの間に連結された出力負荷ＲＬと並列に連結され、スイッチ信号ＳＣ１、ＳＣ２、ＳＣｎに応答して出力ノードＮＡと基準ノードＮＢとの間に導電経路を形成することにより、出力負荷ＲＬに流れる電流を制御する。スイッチ部５２とスイッチ信号発生部６２との間に緩和部７２が更に含まれる場合に、ポップアップノイズ防止回路４２０は、緩和スイッチ信号ＳＳＣ１、ＳＳＣ２、ＳＳＣｎに応答して導電経路を形成する。

スイッチ部５２に含まれた複数のＮＭＯＳトランジスタＭＳ１、ＭＳ２、ＭＳｎは順次に増加するターンオン抵抗を有し、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされるように具現することができる。
スイッチ信号発生部６２は、スイッチ制御信号ＳＷＣＴＬに応答して順次にハイレベルに遷移する複数のスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎを発生し、発生された複数のスイッチ信号（ＳＣ１、ＳＣ２、ＳＣｎ）を前記複数のＮＭＯＳトランジスタＭＳ１、ＭＳ２、ＭＳｎのゲートにそれぞれ出力する。

例えば、スイッチ信号発生部６２は、複数の遅延バッファＤ１、Ｄ２、Ｄｎで構成することができる。複数の遅延バッファＤ１、Ｄ２、Ｄｎはスイッチ制御信号ＳＷＣＴＬのレベル遷移を遅延させて順次にハイレベルに遷移する複数のスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎを出力する。

ポップアップノイズ防止回路４２０は、スイッチ信号発生部６２とスイッチ部５２との間に連結された緩和部７２を更に含むことができる。前述したように、緩和部７２は複数のＲＣ回路を含むことができ、それぞれのスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎの電圧レベルの遷移を緩和して緩和スイッチ信号ＳＳＣ１、ＳＳＣ２、ＳＳＣｎを出力する。

以下、図７を参照してポップアップノイズ防止回路４２０の動作を説明する。
図７は、図６のポップアップノイズ防止回路の信号の波形図である。
スイッチ制御信号ＳＷＣＴＬは、デジタルアンプの電源が印加されるか、遮断されることが感知された場合に、例えば、ローレベルからハイレベルに遷移する信号で有り得る。スイッチ信号発生部６２は、このようなスイッチ制御信号ＳＷＣＴＬの遷移に応答して、順次にハイレベルに遷移するスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎを出力する。スイッチ制御信号ＳＷＣＴＬがハイレベルに遷移した後、それぞれの時間間隔Ｐ１、Ｐ２、Ｐ３、Ｐｎによって順次にスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎがハイレベルに遷移する。時間間隔Ｐ１、Ｐ２、Ｐ３、Ｐｎは、複数の遅延バッファＤ１、Ｄ２、Ｄｎのそれぞれの遅延時間によって決定することができる。ＮＭＯＳトランジスタＭＳ１、ＭＳ２、ＭＳｎのゲートにそれぞれ印加されるスイッチ信号ＳＣ１、ＳＣ２、ＳＣｎがハイレベルに遷移すると、ＮＭＯＳトランジスタＭＳ１、ＭＳ２、ＭＳｎは順次にターンオンされ、出力ノードＮＡと基準ノードＮＢとの間に導電経路が形成される。このように順次に複数の導電経路を形成することにより、出力ノードＮＡと基準ノードＮＢとの間の差分電圧による出力負荷ＲＬの電力を分散させてポップアップノイズを防止することができる。

前述したように、ポップアップノイズ防止回路４２０によって導電経路が形成されている間に、Ｄ級ドライビング回路２２０及び基準電圧発生器２４０の電源を印加すると、出力ノードＮＡと基準ノードＮＢとの間の差分電圧が０ではない場合（区間Ｔ１）にも、出力負荷ＲＬに流れる電流が減少し、ポップアップノイズの発生を防止することができる。図示していないが、出力ノードＮＡと基準ノードＮＢの電圧が安定した以後に、スイッチ制御信号ＳＷＣＴＬがローレベルに遷移してＮＭＯＳトランジスタＭＳ１、ＭＳ２、ＭＳｎが順次にターンオフされる。

図８は、本発明の一実施例によるポップアップノイズ防止回路を示す回路図である。図６のポップアップノイズ防止回路４２０の説明と重複される説明は省略する。
図８に示すように、スイッチ信号発生部６３は、複数のＤ−フリップフロップＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦｎで具現することができる。複数のＤ−フリップフロップＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦｎは、スイッチ制御信号ＳＷＣＴＬ及びクロック信号ＣＬＫに応答して、クロック信号ＣＬＫの１周期間隔に順次にハイレベルに遷移する複数のスイッチ信号ＳＣ１、ＳＣ２、ＳＣ３、ＳＣｎを出力する。この場合、最初の時間間隔Ｐ１を除いた図８の時間間隔Ｐ２、Ｐ３、Ｐｎは全部同じであり、クロック信号ＣＬＫの１周期と同じである。

このように、本発明の実施例によるポップアップ防止回路は、導電経路が形成された状態で出力負荷の両端に電圧を印加することにより、電源が印加された後、Ｄ級ドライビング回路と基準電圧発生回路とが安定化される時までの初期化区間で発生することがあるポップアップノイズを防止することができる。

図９は、本発明の一実施例によるデジタルアンプのノイズ防止方法を示す順序図である。
図９を参照すると、出力ノードと基準ノードとの間に連結された出力負荷を駆動するために、電源の印加及び遮断情報を有するスイッチ制御信号に応答して、出力ノードと基準ノードとの間に導電経路を形成する（段階Ｓ１００）。ハイ電源電圧とロー電源電圧とによってパルス幅変調信号が増幅され（段階Ｓ２００）、増幅されたパルス幅変調信号はアナログ信号に変換され、出力ノードに出力される（段階Ｓ３００）。又、ハイ電源電圧とロー電源電圧の中間値に該当する基準電圧が基準ノードに出力される（段階Ｓ４００）。

出力ノードと基準ノードとの間に導電経路を形成するために、少なくとも１つ以上のスイッチング素子が出力ノードと基準ノードとの間に並列に連結され、スイッチ制御信号に応答してスイッチング素子をターンオンすることができる。
例えば、少なくとも１つ以上のスイッチング素子は、複数のＮＭＯＳトランジスタを含むことができる。この場合、複数のＮＭＯＳトランジスタが順次にターンオンされ、出力ノードと基準ノードの電圧が安定化された後、スイッチング素子をターンオフすることができる。複数のＮＭＯＳトランジスタは順次に増加するターンオン抵抗を有し、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンさせることができる。これにより、微細なサージ性電流の発生を減少させてポップアップノイズを一層防止することができる。

前記のような本発明の実施例によるポップアップノイズ防止回路、これを含むデジタルアンプ及びデジタルアンプのポップアップノイズ防止方法は、出力負荷の両端に並列に連結された導電経路を形成してデジタルアンプの電源を印加するか、遮断する場合に発生するポップアップノイズを除去することができる。
又、本発明の実施例によるポップアップノイズ防止回路及びこれを含むデジタルアンプは、小型化、軽量化が要求される携帯用機器のシステムオンチップ（ＳＯＣ）で具現するのに好適である。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

１０ ＰＷＭ信号発生器
２０ Ｄ級ドライビング回路
３０ 低域通過フィルタ
４０ 基準電圧発生器
４００、４１０、４２０、４３０ ポップアップノイズ防止回路
５１、５２、５３ スイッチ部
６１、６２、６３ スイッチ信号発生部
７１、７２、７３ 緩和部
ＲＬ 出力負荷
Ｃ２ カップリングキャパシタ
ＮＡ 出力ノード
ＮＢ 基準ノード
ＳＷＣＴＬ スイッチ制御信号
ＳＣ スイッチ信号
ＳＳＣ 緩和スイッチ信号

Claims (18)

1. デジタルアンプの出力ノードと基準ノードとの間に連結された出力負荷に並列に連結され、スイッチ信号に応答して前記出力ノードと前記基準ノードとの間に導電経路を形成することにより、前記出力負荷に流れる電流を制御するスイッチ部と、
   電源の印加及び遮断情報を有するスイッチ制御信号に応答して前記スイッチ信号を発生するスイッチ信号発生部と、
   前記基準ノードに接続されて、基準ノード電圧を供給する基準電圧発生器とを含み、
   前記デジタルアンプが正常動作する場合に前記基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、
   前記デジタルアンプがミュート状態で動作する場合に前記出力ノードの電圧は前記基準ノードの電圧と同じであり、
   前記デジタルアンプが正常動作する場合に前記出力ノードの電圧は前記ハイ電源電圧と前記ロー電源電圧との間でスウィングし、
   前記スイッチ部は、前記出力ノードと前記基準ノードとの間に並列に連結され、それぞれのゲートに前記スイッチ信号がそれぞれ印加される複数のＮＭＯＳトランジスタを含むことを特徴とするデジタルアンプのポップアップノイズ防止回路。
2. 前記スイッチ信号発生部と前記スイッチ部との間に連結され、前記それぞれのスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含むことを特徴とする請求項１記載のデジタルアンプのポップアップノイズ防止回路。
3. 前記緩和部は、前記複数のＮＭＯＳトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成された複数のＲＣ回路を含むことを特徴とする請求項２記載のデジタルアンプのポップアップノイズ防止回路。
4. 前記スイッチ信号発生部は、
   前記スイッチ制御信号に応答して順次にハイレベルに遷移する複数のスイッチ信号を発生して、前記発生された複数のスイッチ信号を前記複数のＮＭＯＳトランジスタのゲートにそれぞれ出力することを特徴とする請求項１記載のデジタルアンプのポップアップノイズ防止回路。
5. 前記スイッチ信号発生部は、
   前記スイッチ制御信号のレベル遷移を遅延させて順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数の遅延バッファを含むことを特徴とする請求項４記載のデジタルアンプのポップアップノイズ防止回路。
6. 前記スイッチ信号発生部は、
   前記スイッチ制御信号及びクロック信号に応答して、前記クロック信号の１周期間隔に順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数のＤ−フリップフロップを含むことを特徴とする請求項４記載のデジタルアンプのポップアップノイズ防止回路。
7. 前記複数のＮＭＯＳトランジスタは、
   順次に増加するターンオン抵抗を有することを特徴とする請求項１記載のデジタルアンプのポップアップノイズ防止回路。
8. 前記複数のＮＭＯＳトランジスタは、
   ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする請求項７記載のデジタルアンプのポップアップノイズ防止回路。
9. 出力ノードと基準ノードとの間に連結された出力負荷を駆動するために、ハイ電源電圧とロー電源電圧によってパルス幅変調信号を増幅して出力するＤ級ドライビング回路と、
   前記増幅されたパルス幅変調信号をアナログ信号に変換して前記出力ノードに出力する低域通過フィルタと、
   前記ハイ電源電圧と前記ロー電源電圧の中間値に該当する基準電圧を前記基準ノードに出力する基準電圧発生器と、
   電源の印加及び遮断情報を有するスイッチ制御信号に応答して前記出力ノードと前記基準ノードとの間に導電経路を形成することにより前記出力負荷に流れる電流を制御するポップアップノイズ防止回路と、を含み、
   前記デジタルアンプが正常動作する場合に前記基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、
   前記デジタルアンプがミュート状態で動作する場合に前記出力ノードの電圧は前記基準ノードの電圧と同じであり、
   前記デジタルアップが正常動作する場合に前記出力ノードの電圧は前記ハイ電源電圧と前記ロー電源電圧との間でスウィングし、
   前記ポップアップノイズ防止回路は、前記出力ノードと前記基準ノードとの間に前記出力負荷と並列に連結され、Ｎ（Ｎは、自然数）個のスイッチ信号に応答して前記出力ノードと前記基準ノードとの間にＮ個の導電経路を形成することにより、前記出力負荷に流れる電流を制御するスイッチ部と、前記スイッチ制御信号に応答して前記Ｎ個のスイッチ信号を発生するスイッチ信号発生部と、を含むことを特徴とするデジタルアンプ。
10. 前記出力ノードの電圧は、
    ミュート状態で動作する場合に前記基準ノードの電圧と同じであり、
    正常動作する場合に前記ハイ電源電圧と前記ロー電源電圧の間でスウィングすることを特徴とする請求項９記載のデジタルアンプ。
11. 前記スイッチ部は、
    前記出力ノードと前記基準ノードとの間に並列に連結され、ゲートに前記Ｎ個のスイッチ信号がそれぞれ印加されるＮ個のＭＯＳトランジスタを含むことを特徴とする請求項９記載のデジタルアンプ。
12. 前記Ｎ個のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１１記載のデジタルアンプ。
13. 前記ポップアップノイズ防止回路は、
    前記スイッチ信号発生部及び前記スイッチ部の間に連結され、前記Ｎ個のスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含むことを特徴とする請求項１１記載のデジタルアンプ。
14. 前記緩和部は、
    前記Ｎ個のＭＯＳトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成されたＮ個のＲＣ回路を含むことを特徴とする請求項１３記載のデジタルアンプ。
15. 前記スイッチ信号発生部は、
    前記スイッチ制御信号に応答して順次にハイレベルに遷移する前記Ｎ個のスイッチ信号を発生し、発生された前記Ｎ個のスイッチ信号を前記Ｎ個のＮＭＯＳトランジスタのゲートにそれぞれ出力することを特徴とする請求項１２記載のデジタルアンプ。
16. 前記スイッチ信号発生部は、
    前記スイッチ制御信号及びクロック信号に応答して、前記クロック信号の１周期間隔に順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数のＤ−フリップフロップを含むことを特徴とする請求項１５記載のデジタルアンプ。
17. 前記Ｎ個のＭＯＳトランジスタは、
    順次に増加するターンオン抵抗を有することを特徴とする請求項１１記載のデジタルアンプ。
18. 前記Ｎ個のＭＯＳトランジスタは、
    ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする請求項１７記載のデジタルアンプ。

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