JP2013141275A - デジタルアンプのポップアップノイズ防止回路 - Google Patents
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Abstract
【解決手段】デジタルアンプの出力ノードと基準ノードとの間に連結された出力負荷に並列に連結され、スイッチ信号に応答して出力ノードと基準ノードとの間に導電経路を形成することにより、出力負荷に流れる電流を制御するスイッチ部と、電源の印加及び遮断情報を有するスイッチ制御信号に応答してスイッチ信号を発生するスイッチ信号発生部と、基準ノードに接続されて、基準ノード電圧を供給する基準電圧発生器とを含み、デジタルアンプが正常動作する場合に出力ノードの電圧はハイ電源電圧とロー電源電圧との間でスウィングし、スイッチ部は、出力ノードと基準ノードとの間に並列に連結され、それぞれのゲートにスイッチ信号がそれぞれ印加される複数のNMOSトランジスタを含む。
【選択図】 図6
Description
緩和部は、複数のNMOSトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成された複数のRC回路を含む。
スイッチ信号発生部は、スイッチ制御信号に応答して順次にハイレベルに遷移する複数のスイッチ信号を発生して、発生された複数のスイッチ信号を複数のNMOSトランジスタのゲートにそれぞれ出力する。
スイッチ信号発生部は、スイッチ制御信号及びクロック信号に応答して、クロック信号の1周期間隔に順次にハイレベルに遷移する複数のスイッチ信号を出力する複数のD−フリップフロップを含む。
複数のNMOSトランジスタは、順次に増加するターンオン抵抗を有することを特徴とする。
複数のNMOSトランジスタは、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする。
スイッチ部は、出力ノードと基準ノードとの間に並列に連結され、ゲートにN個のスイッチ信号がそれぞれ印加されるN個のMOSトランジスタを含む。
N個のMOSトランジスタは、NMOSトランジスタであることを特徴とする。
ポップアップノイズ防止回路は、スイッチ信号発生部及びスイッチ部の間に連結され、N個のスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含む。
スイッチ信号発生部は、スイッチ制御信号に応答して順次にハイレベルに遷移するN個のスイッチ信号を発生し、発生されたN個のスイッチ信号をN個のNMOSトランジスタのゲートにそれぞれ出力することを特徴とする。
N個のMOSトランジスタは、順次に増加するターンオン抵抗を有することを特徴とする。
N個のMOSトランジスタは、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする。
図2を参照すると、デジタルアンプ200は、D級ドライビング回路220、低域通過フィルタ230、基準電圧発生回路240、及びポップアップノイズ防止回路400を含む。デジタルアンプ200の出力ノードNAと基準ノードNBとの間にはスピーカ等の出力負荷RLが連結され音波を発生する。
低域通過フィルタ230は、D級ドライビング回路220の出力信号のレベルを平均化し、不必要な高域雑音を除去したアナログ信号をスピーカ等の出力負荷RLに出力する。
図3にはD級ドライビング回路220と基準電圧発生回路240の電源が同時に印加される時の出力ノードNAの電圧VA及び基準ノードNBの電圧VBの波形が図示されている。又、ポップアップノイズ防止回路が動作しない場合について、出力ノードNAと基準ノードNBの差分電圧(VA−VB)の波形が図示されている。
図4を参照すると、ポップアップノイズ防止回路410は、スイッチ部51及びスイッチ信号発生部61を含む。ポップアップノイズ防止回路410は、スイッチ部51とスイッチ信号発生部61との間に緩和部71を更に含むことができる。
図5に示すように、スイッチ信号SCの電圧レベルが急激に遷移する場合にも、緩和部71から出力される緩和スイッチ信号SCCは緩慢に増加してハイレベルに到達することになる。従って、NMOSトランジスタMSの急激なターンオンによるポップアップノイズを防止することができる。図4に示すように、緩和部71が抵抗RTとキャパシタCTで構成される場合、緩和スイッチ信号SCCの緩和程度は、抵抗RTの抵抗値とキャパシタCTのキャパシタンスの積に相応する時定数によって決定される。又、NMOSトランジスタをターンオフさせる場合にも、緩和部71はスイッチ信号SCが下降エッジで緩慢に減少する緩和スイッチ信号SCCを出力し、これによって、NMOSトランジスタMSの急激なターンオフによるポップアップノイズを防止することができる。
図6を参照すると、ポップアップノイズ防止回路420は、スイッチ部52及びスイッチ信号発生部62を含む。ポップアップノイズ防止回路420は、スイッチ部52とスイッチ信号発生部62との間に緩和部72を更に含むことができる。
スイッチ信号発生部62は、スイッチ制御信号SWCTLに応答して順次にハイレベルに遷移する複数のスイッチ信号SC1、SC2、SCnを発生し、発生された複数のスイッチ信号(SC1、SC2、SCn)を前記複数のNMOSトランジスタMS1、MS2、MSnのゲートにそれぞれ出力する。
図7は、図6のポップアップノイズ防止回路の信号の波形図である。
スイッチ制御信号SWCTLは、デジタルアンプの電源が印加されるか、遮断されることが感知された場合に、例えば、ローレベルからハイレベルに遷移する信号で有り得る。スイッチ信号発生部62は、このようなスイッチ制御信号SWCTLの遷移に応答して、順次にハイレベルに遷移するスイッチ信号SC1、SC2、SCnを出力する。スイッチ制御信号SWCTLがハイレベルに遷移した後、それぞれの時間間隔P1、P2、P3、Pnによって順次にスイッチ信号SC1、SC2、SCnがハイレベルに遷移する。時間間隔P1、P2、P3、Pnは、複数の遅延バッファD1、D2、Dnのそれぞれの遅延時間によって決定することができる。NMOSトランジスタMS1、MS2、MSnのゲートにそれぞれ印加されるスイッチ信号SC1、SC2、SCnがハイレベルに遷移すると、NMOSトランジスタMS1、MS2、MSnは順次にターンオンされ、出力ノードNAと基準ノードNBとの間に導電経路が形成される。このように順次に複数の導電経路を形成することにより、出力ノードNAと基準ノードNBとの間の差分電圧による出力負荷RLの電力を分散させてポップアップノイズを防止することができる。
図8に示すように、スイッチ信号発生部63は、複数のD−フリップフロップDFF1、DFF2、DFF3、DFFnで具現することができる。複数のD−フリップフロップDFF1、DFF2、DFF3、DFFnは、スイッチ制御信号SWCTL及びクロック信号CLKに応答して、クロック信号CLKの1周期間隔に順次にハイレベルに遷移する複数のスイッチ信号SC1、SC2、SC3、SCnを出力する。この場合、最初の時間間隔P1を除いた図8の時間間隔P2、P3、Pnは全部同じであり、クロック信号CLKの1周期と同じである。
図9を参照すると、出力ノードと基準ノードとの間に連結された出力負荷を駆動するために、電源の印加及び遮断情報を有するスイッチ制御信号に応答して、出力ノードと基準ノードとの間に導電経路を形成する(段階S100)。ハイ電源電圧とロー電源電圧とによってパルス幅変調信号が増幅され(段階S200)、増幅されたパルス幅変調信号はアナログ信号に変換され、出力ノードに出力される(段階S300)。又、ハイ電源電圧とロー電源電圧の中間値に該当する基準電圧が基準ノードに出力される(段階S400)。
例えば、少なくとも1つ以上のスイッチング素子は、複数のNMOSトランジスタを含むことができる。この場合、複数のNMOSトランジスタが順次にターンオンされ、出力ノードと基準ノードの電圧が安定化された後、スイッチング素子をターンオフすることができる。複数のNMOSトランジスタは順次に増加するターンオン抵抗を有し、ターンオン抵抗の大きいトランジスタであるほど、先にターンオンさせることができる。これにより、微細なサージ性電流の発生を減少させてポップアップノイズを一層防止することができる。
又、本発明の実施例によるポップアップノイズ防止回路及びこれを含むデジタルアンプは、小型化、軽量化が要求される携帯用機器のシステムオンチップ(SOC)で具現するのに好適である。
20 D級ドライビング回路
30 低域通過フィルタ
40 基準電圧発生器
400、410、420、430 ポップアップノイズ防止回路
51、52、53 スイッチ部
61、62、63 スイッチ信号発生部
71、72、73 緩和部
RL 出力負荷
C2 カップリングキャパシタ
NA 出力ノード
NB 基準ノード
SWCTL スイッチ制御信号
SC スイッチ信号
SSC 緩和スイッチ信号
Claims (18)
- デジタルアンプの出力ノードと基準ノードとの間に連結された出力負荷に並列に連結され、スイッチ信号に応答して前記出力ノードと前記基準ノードとの間に導電経路を形成することにより、前記出力負荷に流れる電流を制御するスイッチ部と、
電源の印加及び遮断情報を有するスイッチ制御信号に応答して前記スイッチ信号を発生するスイッチ信号発生部と、
前記基準ノードに接続されて、基準ノード電圧を供給する基準電圧発生器とを含み、
前記デジタルアンプが正常動作する場合に前記基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、
前記デジタルアンプがミュート状態で動作する場合に前記出力ノードの電圧は前記基準ノードの電圧と同じであり、
前記デジタルアンプが正常動作する場合に前記出力ノードの電圧は前記ハイ電源電圧と前記ロー電源電圧との間でスウィングし、
前記スイッチ部は、前記出力ノードと前記基準ノードとの間に並列に連結され、それぞれのゲートに前記スイッチ信号がそれぞれ印加される複数のNMOSトランジスタを含むことを特徴とするデジタルアンプのポップアップノイズ防止回路。 - 前記スイッチ信号発生部と前記スイッチ部との間に連結され、前記それぞれのスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含むことを特徴とする請求項1記載のデジタルアンプのポップアップノイズ防止回路。
- 前記緩和部は、前記複数のNMOSトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成された複数のRC回路を含むことを特徴とする請求項2記載のデジタルアンプのポップアップノイズ防止回路。
- 前記スイッチ信号発生部は、
前記スイッチ制御信号に応答して順次にハイレベルに遷移する複数のスイッチ信号を発生して、前記発生された複数のスイッチ信号を前記複数のNMOSトランジスタのゲートにそれぞれ出力することを特徴とする請求項1記載のデジタルアンプのポップアップノイズ防止回路。 - 前記スイッチ信号発生部は、
前記スイッチ制御信号のレベル遷移を遅延させて順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数の遅延バッファを含むことを特徴とする請求項4記載のデジタルアンプのポップアップノイズ防止回路。 - 前記スイッチ信号発生部は、
前記スイッチ制御信号及びクロック信号に応答して、前記クロック信号の1周期間隔に順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数のD−フリップフロップを含むことを特徴とする請求項4記載のデジタルアンプのポップアップノイズ防止回路。 - 前記複数のNMOSトランジスタは、
順次に増加するターンオン抵抗を有することを特徴とする請求項1記載のデジタルアンプのポップアップノイズ防止回路。 - 前記複数のNMOSトランジスタは、
ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする請求項7記載のデジタルアンプのポップアップノイズ防止回路。 - 出力ノードと基準ノードとの間に連結された出力負荷を駆動するために、ハイ電源電圧とロー電源電圧によってパルス幅変調信号を増幅して出力するD級ドライビング回路と、
前記増幅されたパルス幅変調信号をアナログ信号に変換して前記出力ノードに出力する低域通過フィルタと、
前記ハイ電源電圧と前記ロー電源電圧の中間値に該当する基準電圧を前記基準ノードに出力する基準電圧発生器と、
電源の印加及び遮断情報を有するスイッチ制御信号に応答して前記出力ノードと前記基準ノードとの間に導電経路を形成することにより前記出力負荷に流れる電流を制御するポップアップノイズ防止回路と、を含み、
前記デジタルアンプが正常動作する場合に前記基準ノードの電圧はハイ電源電圧とロー電源電圧の中間電圧を維持し、
前記デジタルアンプがミュート状態で動作する場合に前記出力ノードの電圧は前記基準ノードの電圧と同じであり、
前記デジタルアップが正常動作する場合に前記出力ノードの電圧は前記ハイ電源電圧と前記ロー電源電圧との間でスウィングし、
前記ポップアップノイズ防止回路は、前記出力ノードと前記基準ノードとの間に前記出力負荷と並列に連結され、N(Nは、自然数)個のスイッチ信号に応答して前記出力ノードと前記基準ノードとの間にN個の導電経路を形成することにより、前記出力負荷に流れる電流を制御するスイッチ部と、前記スイッチ制御信号に応答して前記N個のスイッチ信号を発生するスイッチ信号発生部と、を含むことを特徴とするデジタルアンプ。 - 前記出力ノードの電圧は、
ミュート状態で動作する場合に前記基準ノードの電圧と同じであり、
正常動作する場合に前記ハイ電源電圧と前記ロー電源電圧の間でスウィングすることを特徴とする請求項9記載のデジタルアンプ。 - 前記スイッチ部は、
前記出力ノードと前記基準ノードとの間に並列に連結され、ゲートに前記N個のスイッチ信号がそれぞれ印加されるN個のMOSトランジスタを含むことを特徴とする請求項9記載のデジタルアンプ。 - 前記N個のMOSトランジスタは、NMOSトランジスタであることを特徴とする請求項11記載のデジタルアンプ。
- 前記ポップアップノイズ防止回路は、
前記スイッチ信号発生部及び前記スイッチ部の間に連結され、前記N個のスイッチ信号の電圧レベルの遷移を緩和して出力する緩和部を更に含むことを特徴とする請求項11記載のデジタルアンプ。 - 前記緩和部は、
前記N個のMOSトランジスタのゲートにそれぞれ連結され、抵抗及びキャパシタで構成されたN個のRC回路を含むことを特徴とする請求項13記載のデジタルアンプ。 - 前記スイッチ信号発生部は、
前記スイッチ制御信号に応答して順次にハイレベルに遷移する前記N個のスイッチ信号を発生し、発生された前記N個のスイッチ信号を前記N個のNMOSトランジスタのゲートにそれぞれ出力することを特徴とする請求項12記載のデジタルアンプ。 - 前記スイッチ信号発生部は、
前記スイッチ制御信号及びクロック信号に応答して、前記クロック信号の1周期間隔に順次にハイレベルに遷移する前記複数のスイッチ信号を出力する複数のD−フリップフロップを含むことを特徴とする請求項15記載のデジタルアンプ。 - 前記N個のMOSトランジスタは、
順次に増加するターンオン抵抗を有することを特徴とする請求項11記載のデジタルアンプ。 - 前記N個のMOSトランジスタは、
ターンオン抵抗の大きいトランジスタであるほど、先にターンオンされることを特徴とする請求項17記載のデジタルアンプ。
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