KR20230037693A - 결정 피드백 등화기(dfe) 탭들로 인한 감지 증폭기 출력부의 공통 모드 전압 강하의 보상 - Google Patents

결정 피드백 등화기(dfe) 탭들로 인한 감지 증폭기 출력부의 공통 모드 전압 강하의 보상 Download PDF

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Abstract

수신기는, 입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하도록 구성되는 제1 차동 감지 증폭기; 하나 이상의 차동 탭 신호들의 세트에 기초하여 출력 차동 데이터 신호를 수정하도록 구성되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 제1 세트로서, 상기 하나 이상의 차동 DFE 탭들의 제1 세트는 출력 차동 데이터 신호와 연관된 출력 공통 모드 전압에 영향을 미치는, 상기 하나 이상의 차동 DFE 탭들의 제1 세트; 및 하나 이상의 차동 DFE 탭들의 세트에 의한 출력 공통 모드 전압에 대한 영향을 보상하도록 출력 공통 모드 전압을 조정하도록 구성되는 보상 회로를 포함한다. 보상 회로는, 기준 및 복제 출력 공통 모드 전압들을 생성하기 위한 기준 및 복제 수신기들, 및 기준 및 복제 출력 공통 모드 전압들에 기초하여 출력 공통 모드 전압을 조정하기 위한 피드백 회로를 포함한다.

Description

결정 피드백 등화기(DFE) 탭들로 인한 감지 증폭기 출력부의 공통 모드 전압 강하의 보상
관련 출원들에 대한 교차 참조/우선권의 주장
본 특허 출원은 2020년 9월 10일자로 미국 특허청에 출원된 계류중인 정규출원 제17/017,239호에 대한 우선권 및 그의 이익을 주장하며, 그 전체 내용은 모든 적용가능한 목적들을 위해 그리고 전체로서 아래에 충분히 제시되는 바와 같이 본원에 통합된다.
분야
본 개시의 양태들은 일반적으로 차동 데이터 신호 수신기들에 관한 것으로, 보다 자세하게는, 감지 증폭기의 차동 출력부에 커플링되는 결정 피드백 등화기(decision feedback equalizer; DFE) 탭들로 인한 감지 증폭기의 출력 공통 모드 전압 강하의 보상에 관한 것이다.
송신기는, 인쇄 회로 기판(PCB) 상에 형성된 2 개의 금속화 트레이스(metallization trace)들의 형태를 취할 수도 있는 차동 송신 라인을 통해 차동 신호를 수신기로 송신할 수도 있다. 차동 송신 라인은 금속화 트레이스들을 각각 나타내는 직렬 저항기들, 및 직렬 저항기들 사이에 커플링되는 션트 커패시터(shunt capacitor)로서 모델링될 수도 있다. 이와 같이, 차동 송신 라인은 저역 통과 필터(LPF) 타입 주파수 응답을 갖는다. 차동 송신 라인의 LPF 응답은, 수신기에서 심볼간(inter-symbol) 간섭을 야기할 수도 있는, 송신 차동 신호로부터의 고주파 성분들을 현저하게 제거한다. 결정 피드백 등화기(DFE)를 통해, 수신기는 심볼간 간섭을 감소시키도록 수신된 신호를 강화할 수 있다.
다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 그러한 구현들의 간략화된 개요를 제시한다. 이러한 개요는 모든 고려된 구현들의 광범위한 개관이 아니며, 모든 구현들의 중요한 또는 결정적인 엘리먼트들을 식별하지도 않고 임의의 또는 모든 구현들의 범위를 기술하지도 않도록 의도된다. 그의 유일한 목적은, 추후 제시되는 더 상세한 설명의 서두로서 하나 이상의 구현들의 일부 개념들을 간략화된 형태로 제시하는 것이다.
본 개시의 양태는 장치에 관한 것이다. 장치는, 차동 데이터 신호를 수신하기 위한 제1 차동 입력부 및 제1 차동 출력부를 포함하는 제1 수신기; 차동 데이터 신호와 연관된 공통 모드 전압을 수신하기 위한 제2 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제2 차동 출력부를 포함하는 제2 수신기; 공통 모드 전압을 수신하기 위한 제3 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제3 차동 출력부를 포함하는 제3 수신기; 및 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들, 및 제1 및 제2 차동 출력부들에 커플링되는 출력부를 포함하는 피드백 회로를 포함한다.
본 개시의 다른 양태는 장치에 관한 것이다. 장치는, 입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하도록 구성되는 제1 차동 감지 증폭기; 하나 이상의 차동 탭 신호들의 세트에 기초하여 출력 차동 데이터 신호를 수정(modify)하도록 구성되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 제1 세트로서, 하나 이상의 차동 DFE 탭들의 제1 세트는 출력 차동 데이터 신호와 연관된 제1 출력 공통 모드 전압에 영향을 미치는, 상기 하나 이상의 차동 DFE 탭들의 제1 세트; 및 하나 이상의 차동 DFE 탭들의 제1 세트에 의한 제1 출력 공통 모드 전압에 대한 영향을 보상하도록 출력 공통 모드 전압을 조정하도록 구성되는 보상 회로를 포함한다.
본 개시의 다른 양태는 방법에 관한 것이다. 방법은, 입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하는 단계; 하나 이상의 차동 결정 피드백 등화기(DFE) 탭 신호들의 세트에 기초하여 출력 차동 데이터 신호를 수정하는 단계로서, 출력 차동 데이터 신호를 수정하는 것은 출력 차동 신호와 연관된 제1 출력 공통 모드 전압에 영향을 미치는, 상기 출력 차동 데이터 신호를 수정하는 단계; 및 차동 DFE 탭 신호들의 세트에 기초한 출력 차동 데이터 신호의 수정으로 인한 제1 출력 공통 모드 전압에 대한 영향을 보상하도록 제1 출력 공통 모드 전압을 조정하는 단계를 포함한다.
본 개시의 다른 양태는 무선 통신 디바이스에 관한 것이다. 무선 통신 디바이스는, 적어도 하나의 안테나; 적어도 하나의 안테나에 커플링된 트랜시버; 및 트랜시버에 커플링된 제1 차동 입력부, 및 제1 차동 출력부를 포함하는 제1 수신기; 제1 차동 입력부에서 차동 데이터 신호와 연관된 공통 모드 전압을 수신하기 위한 제2 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제2 차동 출력부를 포함하는 제2 수신기; 공통 모드 전압을 수신하기 위한 제3 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제3 차동 출력부를 포함하는 제3 수신기; 및 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들, 및 제1 및 제2 차동 출력부들에 커플링되는 출력부를 포함하는 피드백 회로를 포함한다.
전술한 그리고 관련된 목적들의 달성을 위해, 하나 이상의 구현들은, 이하 충분히 설명되고 청구항들에서 특히 지적되는 특징들을 포함한다. 다음의 설명 및 첨부 도면들은 하나 이상의 구현들의 특정한 예시적인 양태들을 상세히 제시한다. 그러나, 이들 양태들은, 다양한 구현들의 원리들이 채용될 수도 있는 다양한 방식들 중 단지 몇몇만을 나타내며, 설명 구현들은 모든 이러한 양태들 및 그들의 균등물들을 포함하도록 의도된다.
도 1a는 본 개시의 일 양태에 따른 예시적인 데이터 통신 시스템의 블록도를 예시한다.
도 1b는 본 개시의 다른 양태에 따른 도 1a의 데이터 통신 시스템과 연관된 예시적인 송신기 출력 신호 파형, 수신기 입력 신호 파형, 및 결정 피드백 등화기(DFE) 보상된 신호 파형의 그래프들을 예시한다.
도 2a는 본 개시의 다른 양태에 따른 예시적인 차동 데이터 신호 수신기의 개략도를 예시한다.
도 2b는 본 개시의 다른 양태에 따른 DFE 탭 로드(load)가 없는 그리고 N 개의 DFE 탭 로드를 갖는 도 2a의 수신기 내의 감지 증폭기의 예시적인 차동 출력 전압들의 그래프를 예시한다.
도 3a는 본 개시의 다른 양태에 따른 예시적인 출력 공통 모드 전압 보상 회로의 개략도를 예시한다.
도 3b는 본 개시의 다른 양태에 따른 도 3a의 보상 회로의 예시적인 복제(replica) 및 기준(reference) 출력 공통 모드 전압들의 그래프를 예시한다.
도 4a는 본 개시의 다른 양태에 따른 다른 예시적인 차동 데이터 신호 수신기의 개략/블록도를 예시한다.
도 4b는 본 개시의 다른 양태에 따른 예시적인 입력 공통 모드 전압원의 개략도를 예시한다.
도 5는 본 개시의 다른 양태에 따른 입력 차동 데이터 신호를 프로세싱하는 예시적인 방법의 흐름도를 예시한다.
도 6은 본 개시의 다른 양태에 따른 예시적인 무선 통신 디바이스의 블록도를 예시한다.
첨부된 도면들과 관련하여, 아래에 제시되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본 명세서에 설명된 개념들이 실시될 수도 있는 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하는 목적으로 특정 상세들을 포함한다. 그러나, 이들 개념들은 이러한 특정 상세들 없이도 실시될 수도 있음이 당업자들에게 명백할 것이다. 일부 경우들에서, 그러한 개념들을 모호하게 하는 것을 회피하기 위해, 잘 알려진 구조들 및 컴포넌트들이 블록도로 도시된다.
도 1a는 본 개시의 일 양태에 따른 예시적인 데이터 통신 시스템(100)의 블록도를 예시한다. 데이터 통신 시스템(100)은 송신기(110), 수신기(120), 및 송신기(110)와 수신기(120) 사이에 커플링되는 차동 송신 라인(130)을 포함한다.
송신기(110)는 차동 송신 라인(130)의 차동 입력부에 커플링되는 차동 출력부(+/-)에서 차동 송신 신호를 생성하도록 구성된다. 차동 송신 라인(130)은 수신기(120)의 차동 입력부(+/-)에 커플링되는 차동 출력부를 포함한다. 예시된 바와 같이, 차동 송신 신호는 실질적으로 구형파(square wave)일 수도 있는데, 이는 차동 송신 신호가 그 파형을 생성할 만큼 고주파 성분들이 풍부하기 때문이다. 그러나, 인쇄 회로 기판(PCB), 트위스트 와이어 페어(twisted wire pair)들, 동축(coaxial), 및 다른 것들 상의 금속화 트레이스들로서 구성될 수도 있는 차동 송신 라인(130)은, 수신기(120)의 차동 입력부에서 더 사인파적인(sinusoidal) 파형 차동 신호를 생성하기 위해 차동 송신 신호의 고주파 성분들을 감소시키도록 본질적으로 저역 통과 필터(LPF)로서 동작하는 기생 직렬 저항 및 션트 커패시턴스를 포함한다.
일반적으로는, 구형파인 파형을 갖는 신호보다 더 사인파적인 파형을 갖는 차동 신호로부터 데이터를 추출하는 것이 더 어렵다. 따라서 수신기(120)는, 신호로부터 데이터가 보다 용이하게 추출될 수 있도록, 수신된 차동 신호의 파형의 형상을 개선하는 회로를 포함한다. 이와 관련하여, 수신기(120)는 차동 감지 증폭기(122), 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들(TP1 내지 TPN)의 세트, 비교기(124), 및 DFE 엔진(126)을 포함한다.
차동 감지 증폭기(122)는 수신기 입력 차동 신호(D/
Figure pct00001
)를 증폭하여 출력 차동 신호(Dint/
Figure pct00002
)를 생성하며, 이는 하나 이상의 DFE 탭들(TP1 내지 TPN)의 세트에 의해 수정되거나 파형 형상화된다. 즉, 감지 증폭기(122)의 차동 출력부는 하나 이상의 DFE 탭들(TP1 내지 TPN)의 세트의 차동 입력부들에 커플링되며, 이는 DFE 엔진(126)에 의해 생성된 탭 신호들(T1 내지 TN)에 기초하여 감지 증폭기(122)의 차동 출력부의 양의 단자(+) 또는 음의 단자(-) 중 어느 하나를 각각 접지에 커플링한다. 본 명세서에서 추가로 논의되는 바와 같이, 하나 이상의 탭들(TP1 내지 TPN)의 세트는 감지 증폭기(122)의 출력 차동 신호(Dint/
Figure pct00003
)의 파형으로 하여금 수신기(120)의 입력으로서의 차동 신호(D/
Figure pct00004
)에 비해 더 구형파가 되게 한다.
감지 증폭기(122)의 차동 출력부(+/-)는 비교기(124)의 차동 입력부(+/-)에 커플링된다. 비교기(124)는 출력 차동 신호(Dint/
Figure pct00005
)에 기초하여 출력 데이터(Q)를 생성하도록 구성된다. 예를 들어, 출력 차동 신호가 양이면(예를 들어, Dint -
Figure pct00006
> 0), 비교기(124)는 로직 일(1)로서 출력 데이터(Q)를 생성한다. 출력 차동 신호가 음이면(예를 들어, Dint -
Figure pct00007
< 0), 비교기(124)는 로직 제로(0)로서 출력 데이터(Q)를 생성한다.
비교기(124)의 출력부는 DFE 엔진(126)의 입력부에 커플링된다. 본 명세서에서 더 상세히 논의되는 바와 같이, DFE 엔진(126)은 유사하게 위치된 감지 증폭기들(122) 및 하나 이상의 DFE 탭들(TP1 및 TPN)의 다른 세트들에 의해 구동되는 다른 유사하게 위치된 비교기들(124)과 연관된 출력들을 수신할 수도 있다. 이는, 이들 디바이스들이 클럭(CLK)의 상이한 위상들에 의해 구동되어 상이한 위상에서 입력 차동 신호(D/
Figure pct00008
)를 각각 샘플링하기 때문이다. 다른 유사하게 위치된 비교기들, 감지 증폭기들, 및 DFE 탭들(TP1 및 TPN)의 세트들은 다른 위상들에서 입력 차동 신호(D/
Figure pct00009
)를 샘플링하여 출력 데이터(Q1 내지 QM)의 세트를 생성한다. DFE 엔진(126)은 출력 데이터(Q1 내지 QM)의 세트에 기초하여 탭 신호들(T1 내지 TN)의 세트를 생성한다.
도 1b는 본 개시의 다른 양태에 따른 데이터 통신 시스템(100)과 연관된 예시적인 송신기 출력 신호 파형, 수신기 입력 신호 파형, 및 결정 피드백 등화기(DFE) 보상된 신호 파형의 그래프들을 예시한다. 그래프들 각각의 x축 또는 수평축은 시간(t)을 나타낸다. 그래프들 각각의 y축 또는 수직축은 전압(V)을 나타낸다.
좌측 그래프는 송신기(110)의 출력 차동 신호(TX_OUT) 파형을 예시하며, 이는 실질적으로 구형파이다(예컨대, 상이한 비트들 사이에서의 전이들이 더 수직적임). 가운데 그래프는 수신기(120)의 입력부에서의 차동 신호(D/
Figure pct00010
)를 예시하며, 이는 출력 차동 신호(TX_OUT)의 구형파보다 현저히 더 사인파적일 수도 있다(예컨대, 상이한 비트들 사이에서의 전이들이 덜 수직적임). 우측 그래프는 수신기(120)의 감지 증폭기(122)의 출력 차동 신호(Dint/
Figure pct00011
)를 예시하며, 이는 수신기(120)의 입력부에서의 차동 신호(D/
Figure pct00012
)보다 더 구형파적인, 탭 신호들(T1 내지 TN)을 통해 DFE 엔진(126)에 의해 제어된 하나 이상의 DFE 탭들(TP1 내지 TPN)의 세트에 의해 수정되었다. 이는 비교기(124)로 하여금 수신기 입력 차동 신호(D/
Figure pct00013
)에 기초하여 출력 데이터(Q)를 더 정확하게 생성할 수 있게 한다.
도 2a는 본 개시의 다른 양태에 따른 예시적인 차동 데이터 신호 수신기(200)의 개략도를 예시한다. 수신기(200)는 이전에 논의된 수신기(120)의 예시적인 더 상세한 구현일 수도 있다. 유사하게, 수신기(200)는 차동 감지 증폭기(210), 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 세트(220), 및 비교기(230)를 포함한다. 수신기(120)를 참조하면, 차동 감지 증폭기(210), 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 세트(220), 및 비교기(230)는 차동 감지 증폭기(122), 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들(TP1 내지 TPN)의 세트, 및 비교기(124)에 각각 대응한다.
차동 감지 증폭기(210)는 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)들(M1 및 M2)의 쌍, n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)들(M3 및 M4)의 쌍, 및 테일(tail) NMOS FET(M5)를 포함한다. PMOS FET(M1) 및 NMOS FET(M3)는 제1(상부의(upper)) 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 유사하게, PMOS FET(M2) 및 NMOS FET(M4)는 더 높은 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 테일 NMOS FET(M5)는 노드(n1)와 하부의(lower) 전압 레일(예를 들어, 접지) 사이에 커플링된다.
PMOS FET들(M1 및 M2)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다. 테일 NMOS FET(M5)는 클럭(CLK)을 수신하기 위한 게이트를 포함한다. 입력 차동 NMOS FET들(M3 및 M4)의 쌍은 수신기(200)의 입력 차동 신호(D/
Figure pct00014
)를 수신하기 위한 게이트를 포함한다. 감지 증폭기(210)는 입력 차동 신호(D/
Figure pct00015
)를 증폭하여 입력 차동 NMOS FET들(M3 및 M4)의 쌍의 드레인들에서 출력 차동 신호(Dint/
Figure pct00016
)를 각각 생성하도록 구성된다.
차동 DFE 탭들의 세트(220)는, 감지 증폭기(210)의 차동 출력의 음 및 양의 측들 및 노드들(n11 및 n1M) 사이에 각각 커플링되는 입력 차동 NMOS FET들(MT1/
Figure pct00017
내지 MTN/
Figure pct00018
)의 쌍들을 포함한다. 차동 DFE 탭들(220)의 세트는 노드들(n11 및 N1M)과 접지 사이에 각각 커플링되는 테일 NMOS FET들(MC1 및 MCN)을 포함한다. 입력 차동 NMOS FET들(MT1/
Figure pct00019
내지 MTN/
Figure pct00020
)의 쌍들은, DFE 엔진에 의해 생성된 차동 탭 신호들(T1/
Figure pct00021
내지 T1/
Figure pct00022
)을 각각 수신하도록 구성된 게이트들을 포함한다. 테일 NMOS FET들(MC1 내지 MCN)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다.
비교기(230)는 차동 래치(latch)(232) 및 설정-재설정(set-reset; SR) 래치(234)를 포함한다. 차동 래치(232)는, 감지 증폭기(210)의 차동 출력부에 커플링되는 게이트들을 포함하는 입력 차동 NMOS FET들(M13 및 M18)의 쌍을 포함한다. 차동 래치(232)는 상부의(upper) 전압 레일(VDD)과 입력 차동 NMOS FET들(M13 및 M18)의 드레인들 사이에 각각 커플링되는 PMOS FET들(M11 및 M16)을 포함한다. PMOS FET들(M11 및 M16)은 클럭을 수신하기 위한 게이트들을 포함한다. 차동 래치(232)는 입력 차동 NMOS FET들(M13 및 M18)의 쌍과 접지 사이에 커플링되는 테일 NMOS FET(M19)를 더 포함한다. 테일 NMOS FET(M19)는 클럭(CLK)을 수신하기 위한 게이트를 포함한다.
차동 래치(232)는 크로스커플링된(cross-coupled) 인버터(inverter)들을 더 포함한다. 크로스커플링된 인버터들 중 하나는 상부의 전압 레일(VDD)과 테일 NMOS FET(M19) 사이에서 NMOS FET(M14)와 직렬일 수 있는 PMOS FET(M12)를 포함한다. 다른 크로스커플링된 인버터는 상부의 전압 레일(VDD)과 테일 NMOS FET(M19) 사이에서 NMOS FET(M17)와 직렬일 수 있는 PMOS FET(M15)를 포함한다. 제1 크로스커플링된 인버터(M12/M14)의 입력부(게이트들)은 입력 차동 NMOS FET(M18)의 드레인에 그리고 제2 크로스커플링된 인버터(M15/M17)의 출력부(드레인들)에 커플링된다. 제2 크로스커플링된 인버터(M15/M17)의 입력부(게이트들)은 입력 차동 NMOS FET(M13)의 드레인에 그리고 제1 크로스커플링된 인버터(M12/M14)의 출력부(드레인들)에 커플링된다.
차동 래치(232)는 SR 래치(234)의 설정/재설정 입력부들에 커플링되는 차동 출력부(+/-)를 포함한다. 차동 래치(232)는 출력 데이터(Q)를 생성하도록 구성된다. 앞서 논의된 바와 같이, 출력 데이터(Q)는 결정 피드백 등화기(DFE) 엔진에 인가될 수도 있거나 또는 클럭 및 데이터 복원(CDR) 회로에 인가될 수도 있다. 본 명세서에서 추가로 논의되는 바와 같이, 입력 차동(D/
Figure pct00023
)을 수신하기 위한 공통 차동 입력부와, 병렬로 커플링되는 M 개의 그러한 수신기들(200)의 세트, 및 M 개의 데이터 출력부들(Q1 내지 QM)의 세트가 존재할 수도 있으며, 여기서 데이터 출력부들 중 일부는 DFE 엔진에 커플링되어 차동 탭들의 세트(220)에 대한 탭 신호들(T1/
Figure pct00024
내지 T1/
Figure pct00025
)을 생성하고, 다른 데이터 출력부들은 CDR 회로에 커플링된다.
동작 시, 클럭(CLK)이 로우(low) 상태(예컨대, 접지)에 있을 때, 감지 증폭기(210), DFE 탭들(220), 및 비교기(230)는 효과적으로 디스에이블(disable)된다. 보다 구체적으로, 감지 증폭기(210)는 PMOS FET들(M1 및 M2)이 온(on)이고 테일 NMOS FET(M5)가 오프(off)일 때 하이 상태들(예를 들어, VDD)에서
Figure pct00026
및 Dint 양자 모두를 생성한다. 차동 DFE 탭들의 세트(220)는, 그들의 대응하는 테일 NMOS FET들(MC1 내지 MCN)이 오프이기 때문에 모두 오프이다(감지 증폭기(210)의 차동 출력부의 양측을 접지로부터 디커플링함). 차동 래치(232)는 또한, PMOS FET들(M11 및 M16)이 온이고 테일 NMOS FET(M19)가 오프일 때 높은 상태들(예컨대, VDD)에서 그의 차동 출력부(+/-)의 양측을 생성한다.
클럭이 하이 상태(예컨대, VDD)에 있을 때, 감지 증폭기(210), DFE 탭들(220), 및 비교기(230)는 효과적으로 인에이블된다. 즉, 감지 증폭기(210)는 입력 차동 신호(D/
Figure pct00027
)를 증폭하여 그의 출력 차동 신호(Dint/
Figure pct00028
)를 생성한다. DFE 탭들의 세트(220)는, DFE 엔진에 의해 생성된 차동 탭 신호들(T1/
Figure pct00029
내지 TN/
Figure pct00030
)에 기초하여 감지 증폭기(210)의 차동 출력부의 어느 한 단자를 션트함으로써 출력 차동 신호(Dint/
Figure pct00031
)를 수정한다. 예를 들어, 탭 신호(T1/
Figure pct00032
)가 하이/로우이면, 입력 차동 NMOS FET들(MT1/
Figure pct00033
)은 온/오프이고, 제1 차동 탭은 감지 증폭기(210)의 차동 출력부의 음의 단자를 션트 또는 접지시킨다. 탭 신호(T1/
Figure pct00034
)가 로우/하이이면, 입력 차동 NMOS FET들(MT1/
Figure pct00035
)은 오프/온이고, 제1 차동 탭은 감지 증폭기(210)의 차동 출력부의 양의 단자를 션트 또는 접지시킨다. DFE 탭들의 세트(220)의 하나 이상의 다른 차동 탭들에 대해서도 마찬가지이다. 이전에 논의된 바와 같이, DFE 엔진은 차동 탭 신호들(T1/
Figure pct00036
내지 TN/
Figure pct00037
)을 생성하여 출력 차동 신호(Dint/
Figure pct00038
)의 파형을 성형하여 비교기(230)에 의한 데이터의 래칭을 개선한다.
비교기(230)의 차동 래치(232)는 클럭(CLK)에 기초하여 감지 증폭기(210)의 출력 차동 신호에 데이터를 래치한다. 클럭(CLK)의 상승 에지에서 Dint가
Figure pct00039
보다 더 크면, 차동 래치(232)의 양(+) 및 음(-)의 출력 단자들은 각각 로직 하이 및 로우에 있다. SR 래치(234)의 설정 및 재설정 입력부들에 인가되는 차동 래치(232)의 양(+) 및 음(-)의 출력 단자들은 SR 래치로 하여금 로직 일(1)로서 출력 데이터(Q)를 생성하게 한다. 클럭(CLK)의 상승 에지에서 Dint가
Figure pct00040
보다 적으면, 차동 래치(232)의 양(+) 및 음(-)의 출력 단자들은 각각 로직 로우 및 하이에 있다. SR 래치(234)의 설정 및 재설정 입력부들에 인가되는 차동 래치(232)의 양(+) 및 음(-)의 출력 단자들은 SR 래치로 하여금 로직 일(0)로서 출력 데이터(Q)를 생성하게 한다.
도 2b는 본 개시의 다른 양태에 따른 감지 증폭기(210)의 예시적인 출력 차동 신호(Dint/
Figure pct00041
)의 그래프를 예시한다. 그래프의 x축 또는 수평축은 시간을 나타낸다. 그래프의 y축 또는 수직축은 전압(V)을 나타낸다.
x축 또는 수평축 위의 영역에서는 출력 차동 신호(Dint/
Figure pct00042
)와 연관된 출력 공통 모드 전압(VCM_OUT)이 감지 증폭기(210)의 비선형 영역에 있으며, 여기서 감지 증폭기(210)는 비교기(230)가 데이터를 정확하게 래치할 수 있는 레벨에서 출력 차동 신호(Dint/
Figure pct00043
)를 생성하기에 충분한 이득(gain)을 생성하고 있다. x축 또는 수평축 아래의 영역에서는 출력 공통 모드 전압(VCM_OUT)이 감지 증폭기(210)의 선형 영역에 있으며, 여기서 감지 증폭기의 차동 이득은 비교기(230)가 출력 차동 신호(Dint/
Figure pct00044
)로부터 데이터를 정확하게 래치할 수 있지 않을 수도 있을 정도로 충분히 낮다.
감지 증폭기(210)의 차동 출력에 커플링되는 탭들이 없다면, 출력 차동 신호(Dint/
Figure pct00045
)(파선으로 도시됨)는 시간 t0(클럭(CLK)의 하이 상태 간격의 시작)에서 VDD로부터 상대적으로 작은 음의 기울기로 감소한다. Dint 및
Figure pct00046
파선들 사이 중간에서 음의 기울기 라인으로서 또한 표현될 수 있는 출력 공통 모드 전압(VCM_OUT)은 t1의 시간 간격 내에서 VDD로부터 감지 증폭기(210)의 선형 영역으로 감소한다. 따라서, 클럭(CLK)의 반주기(half-period)가 시간 간격 t1보다 적으면, 출력 공통 모드 전압(VCM_OUT)은 감지 증폭기(210)의 비선형 영역에 남아 있고, 여기서 감지 증폭기(210)는 비교기(230)가 데이터를 정확하게 래치할 수 있는 레벨에서 출력 차동 신호(Dint/
Figure pct00047
)를 생성하기에 충분한 이득을 갖는다.
그러나, 하나 이상의 차동 DFE 탭들의 세트(220)가 감지 증폭기(210)의 차동 출력부에 커플링되면, 출력 차동 신호(Dint/
Figure pct00048
)(실선으로 도시됨)는 시간 t0에서 VDD로부터 상대적으로 큰 음의 기울기로 감소한다. 이 경우, Dint 및
Figure pct00049
실선들 사이 중간에서 음의 기울기 라인으로서 또한 표현될 수 있는 출력 공통 모드 전압(VCM_OUT)은 t2의 시간 간격 내에서 VDD로부터 감지 증폭기(210)의 선형 영역으로 감소하며, 여기서 t2는 t1/N과 실질적으로 동일할 수도 있다(여기서 N은 탭들의 수임). 따라서, 클럭(CLK)의 반주기가 시간 간격 t2보다 크면, 출력 공통 모드 전압(VCM_OUT)은 감지 증폭기(210)의 선형 영역으로 교차하고, 여기서 감지 증폭기(210)는 비교기(230)가 데이터를 정확하게 래치할 수 있는 레벨에서 출력 차동 신호(Dint/
Figure pct00050
)를 생성하기에 충분한 이득을 갖지 않는다.
도 3a는 본 개시의 다른 양태에 따른 예시적인 출력 공통 모드 전압 보상 회로(300)의 개략도를 예시한다. 요약하면, 출력 공통 모드 전압 보상 회로(300)는, 도 2b를 참조하여 논의된 바와 같이 기준 감지 증폭기의 차동 출력부에서 DFE 탭 로드를 효과적으로 갖지 않는 것에 기초한 기울기로 실질적으로 VDD로부터 감소하는 기준 출력 공통 모드 전압(VCM_REF)을 생성하도록 구성되는 기준 수신기; 도 2b를 참조하여 논의된 바와 같이 복제 감지 증폭기의 차동 출력부에서 하나 이상의 DFE 탭들의 세트에 기초한 기울기로 실질적으로 VDD로부터 감소하는 복제 출력 공통 모드 전압(VCM_REP)을 생성하도록 구성되는 복제 수신기; 및 복제 출력 공통 모드 전압(VCM_REP)을 기준 출력 공통 모드 전압(VCM_REF)과 실질적으로 동일하도록 조정하기 위한 피드백 회로를 포함한다. 피드백 회로는 또한 데이터 신호 수신기에 커플링되어, 자신의 출력 공통 모드 전압을 기준 출력 공통 모드 전압(VCM_REF)과 또한 실질적으로 동일하도록 조정한다.
보다 구체적으로, 출력 공통 모드 전압 보상 회로(300)는 기준 차동 감지 증폭기(REF SA)(340) 및 하나 이상의 기준(REF) 차동 DFE 탭들의 세트(350)를 포함하는 기준 수신기(335)를 포함한다. 기준 차동 감지 증폭기(340)는 PMOS FET들(RF1 및 RF2)의 쌍, NMOS FET들(RF3 및 RF4)의 입력 차동 쌍, 및 테일 NMOS FET(RF5)를 포함한다. PMOS FET(RF1) 및 NMOS FET(RF3)는 제1(상부의) 전압 레일(VDD)과 노드(n2) 사이에 직렬로 커플링된다. 유사하게, PMOS FET(RF2) 및 NMOS FET(RF4)는 상부의 전압 레일(VDD)과 노드(n2) 사이에 직렬로 커플링된다. 테일 NMOS FET(RF5)는 노드(n2)와 제2(하부의) 전압 레일(예를 들어, 접지) 사이에 커플링된다.
PMOS FET들(RF1 및 RF2)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다. 테일 NMOS FET(RF5)는 클럭(CLK)을 수신하기 위한 게이트를 포함한다. 입력 차동 NMOS FET들(RF3 및 RF4)의 쌍은, 본 명세서에서 더 논의되는 바와 같이, 하나 이상의 다른 데이터 신호 수신기들에 인가된 입력 차동 신호(D/
Figure pct00051
) 와 연관된 공통 모드 전압(VCM)을 수신하기 위한 게이트들을 포함한다. 기준 차동 감지 증폭기(340)는 공통 모드 전압(VCM)을 증폭하여, 함께 커플링되는 단자들을 갖는 감지 증폭기(340)의 차동 출력부에서 기준 공통 모드 전압(VCM_REF)을 생성하도록 구성된다. 예시된 바와 같이, 감지 증폭기(340)의 차동 출력부의 단자들은 각각 PMOS FET(RF1)/NMOS FET(RF3)와 PMOS FET(RF2)/NMOS FET(RF4) 사이에 커플링된다.
하나 이상의 기준 차동 DFE 탭들의 세트(350)는 기준 차동 감지 증폭기(340)의 차동 출력부의 음 및 양의 단자들과 노드들(n21 내지 n2M) 사이에 각각 커플링되는 입력 차동 NMOS FET들(TF1/
Figure pct00052
내지 TFN/
Figure pct00053
)의 쌍들을 포함한다. 하나 이상의 기준 차동 DFE 탭들의 세트(350)는 노드들(n21 내지 n2N)과 하부의 전압 레일 사이에 각각 커플링되는 테일 NMOS FET들(CF1 및 CFN)을 포함한다. 입력 차동 NMOS FET들(TF1/
Figure pct00054
내지 TFN/
Figure pct00055
)의 쌍들은, 기준 차동 감지 증폭기(340)의 차동 출력부에 탭 로드가 실질적으로 제시되지 않도록 이들 디바이스들을 턴 오프하도록, 하부의 전압 레일 또는 접지에 커플링되는 게이트들을 포함한다. 테일 NMOS FET들(CF1 내지 CFN)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다.
보상 회로(300)는 복제 차동 감지 증폭기(REP SA)(310) 및 하나 이상의 복제(REP) 차동 DFE 탭들의 세트(320)를 포함하는 복제 수신기(305)를 포함한다. 복제 차동 감지 증폭기(310)는 PMOS FET들(RP1 및 RP2)의 쌍, NMOS FET들(RP3 및 RP4)의 입력 차동 쌍, 및 테일 NMOS FET(RP5)를 포함한다. PMOS FET(RP1) 및 NMOS FET(RP3)는 상부의 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 유사하게, PMOS FET(RP2) 및 NMOS FET(RP4)는 상부의 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 테일 NMOS FET(RP5)는 노드(n1)와 하부의 전압 레일(예를 들어, 접지) 사이에 커플링된다.
PMOS FET들(RP1 및 RP2)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다. 테일 NMOS FET(RP5)는 클럭(CLK)을 수신하기 위한 게이트를 포함한다. 입력 차동 NMOS FET들(RP3 및 RP4)의 쌍은 입력 차동 신호(D/
Figure pct00056
)와 연관된 공통 모드 전압(VCM)을 수신하기 위한 게이트들을 포함한다. 복제 차동 감지 증폭기(310)는 공통 모드 전압(VCM)을 증폭하여 감지 증폭기(310)의 차동 출력부에서 복제 공통 모드 전압(VCM_REP)을 생성하도록 구성된다. 예시된 바와 같이, 감지 증폭기(310)의 차동 출력부의 단자들은 각각 PMOS FET(RP1)/NMOS FET(RP3)와 PMOS FET(RP2)/NMOS FET(RP4) 사이에 커플링된다.
하나 이상의 복제 차동 DFE 탭들의 세트(320)는 복제 차동 감지 증폭기(310)의 차동 출력부의 음 및 양의 단자들과 노드들(n11 내지 n1N) 사이에 각각 커플링되는 입력 차동 NMOS FET들(TR1/
Figure pct00057
내지 TRN/
Figure pct00058
)의 쌍들을 포함한다. 하나 이상의 복제 차동 DFE 탭들(320)의 세트는 노드들(n11 내지 n1N)과 하부의 전압 레일(예컨대, 접지) 사이에 각각 커플링되는 테일 NMOS FET들(TC1 및 TCN)을 더 포함한다. 입력 차동 NMOS FET들(TR1/
Figure pct00059
내지 TRN/
Figure pct00060
)의 쌍들은 입력 차동 신호(D/
Figure pct00061
)와 연관된 공통 모드 전압(VCM)을 수신하기 위한 게이트들을 포함하며, 이는 이전에 논의된 차동 탭 신호들(T1/
Figure pct00062
내지 TN/
Figure pct00063
)의 공통 모드 전압과 실질적으로 동일하다. 따라서, 하나 이상의 복제 차동 DFE 탭들의 세트(320)는 데이터 수신기의 감지 증폭기의 차동 출력에 제시되는 탭 로드를 실질적으로 복제한다. 테일 NMOS FET들(TC1 내지 TCN)은 클럭(CLK)을 수신하기 위한 게이트들을 포함한다.
보상 회로(300)는, 비교기(330), 적분기(370), 전류원들(380)의 세트, 및 캐스케이디드(cascaded) 인버터들(332 및 334)를 포함하는 피드백 회로(360)를 더 포함한다. 비교기(330)는 기준 및 복제 수신기들(335 및 305)의 출력부들에 각각 커플링되는 양 및 음의 입력부들을 포함한다. 이와 관련하여, 비교기(330)의 양의 입력부는 기준 공통 모드 전압(VCM_REF)을 수신하도록 구성되고, 비교기(330)의 음의 입력부는 복제 공통 모드 전압(VCM_REP)을 수신하도록 구성된다. 비교기(330)는 복제 공통 모드 전압(VCM_REP)에 대한 기준 공통 모드 전압(VCM_REF)의 비교에 기초하여 데이터 출력(Q)을 생성하도록 구성된다. 비교기(330)는 이전에 논의된 비교기(230)와 유사하게 구성될 수도 있다.
비교기(330)의 출력부는 적분기(370)의 입력부에 커플링된다. 적분기(370)는 비교기(330)로부터의 데이터 출력(Q)을 적분함으로써 전류 조정 제어 신호(CUR_ADJ)를 생성한다. 적분기(370)는 세트(380)의 전류원들(382 및 384)의 제어 입력부들에 커플링되는 출력부를 포함하며, 그 출력부에서 CUR_ADJ 제어 신호가 생성된다. 전류원들(382 및 384)은 상부의 전압 레일(VDD)과 복제 수신기(305)의 차동 출력부의 단자들 사이에 각각 커플링된다. 캐스케이디드 인버터들(332 및 334)은 지연 엘리먼트로서 동작하여 클럭(CLK)을 수신하여 지연된 클럭(CLK_D)을 생성한다. 지연 엘리먼트는, 비교기(330)의 클럭 입력부들(예컨대, 비교기(230)에서와 같이 대응하는 FET들(M11, M16, 및 M19)의 게이트들)에 커플링되는 출력부를 포함하며, 그 출력부에서 지연된 클럭(CLK_D)이 생성된다.
도 3b는 본 개시의 다른 양태에 따른 보상 회로(300)의 예시적인 기준 및 복제 출력 공통 모드 전압들(VCM_REF 및 VCM_REP)의 그래프를 예시한다. 그래프의 x축 또는 수평축은 시간을 나타낸다. 그래프의 y축 또는 수직축은 전압(V)을 나타낸다. x축 또는 수평축 상에 표시된 시간 t0은 클럭(CLK)의 상승 에지를 나타낸다. x축 또는 수평축 상에 또한 표시된 시간 t3은 지연된 클럭(CLK_D)의 상승 에지를 나타낸다.
보상 회로(300)는 다음과 같이 동작한다: 시간 t0에서의 클럭(CLK)의 상승 에지는 (기준 차동 감지 증폭기(340) 및 하나 이상의 기준 차동(DFE) 탭들의 세트(350)를 포함하는) 기준 수신기(335)로 하여금 기준 공통 모드 전압(VCM_REF)을 생성하게 한다. 동시에, 시간 t0에서 클럭(CLK)의 상승 에지는 또한 (복제 차동 감지 증폭기(310) 및 하나 이상의 복제 차동 DFE 탭들의 세트(320)를 포함하는) 복제 수신기(305)로 하여금 복제 공통 모드 전압(VCM_REP)을 생성하게 한다. 기준 및 복제 공통 모드 전압(VCM_REF 및 VCM_REP) 양자 모두는 시간 t0에서 VDD로부터 음의 기울기들로 감소한다. 기준 공통 모드 전압(VCM_REF) 음의 기울기 프로파일은 복제 공통 모드 전압(VCM_REP)에 대한 타겟 기울기 프로파일(예컨대, 탭 로드 없음 프로파일)이다. 본 명세서에 추가로 설병되는 바와 같이, 피드백 회로(360)는 복제 공통 모드 전압(VCM_REP)을 기준 공통 모드 전압(VCM_REF)과 동일해지도록 조정한다.
보다 구체적으로, 복제 공통 모드 전압(VCM_REP1)이 기준 공통 모드 전압(VCM_REF)의 음의 기울기보다 큰 음의 기울기로 감소하는 경우를 고려하자. 이러한 경우에서, 지연 클럭(CLK_D)의 상승 에지의 시간 t3까지, 기준 공통 모드 전압(VCM_REF)은 복제 공통 모드 전압(VCM_REP1)보다 크다. 비교기(330)의 양 및 음의 입력부에 전압들(VCM_REF, VCM_REP1)이 인가됨에 따라, 비교기(330)는 로직 일(1)로서 출력 데이터(Q)를 생성한다. 따라서, 매 후속 클럭 사이클마다 복제 VCM_REP1가 기준 VCM_REF보다 작은 한, 비교기(330)는 연속적인 로직 일(1)들로서 Q를 생성한다.
적분기(370)는 로직 일(1)들을 적분하여 전류 조정 제어 신호(CUR_ADJ)를 증가시킨다. 증가된 전류 조정 제어 신호(CUR_ADJ)는 전류원들(382 및 384)로 하여금 VCM_REP를 VCM_REF와 실질적으로 동일할 때까지 증가시키기 위해 복제 수신기(305)의 차동 출력부에 더 많은 전류를 인가하게 한다. 이러한 때에, 비교기(330)는 비교기(330)의 유한 분해능으로 인하여 Q를 일(1)들과 제로(들)로서 교대로 출력하고; 이에 의해 적분기(370)로 하여금 VCM_REF와 실질적으로 동일하게 VCM_REP를 유지하도록 실질적으로 일정한 전류 조정 제어 신호(CUR_ADJ)를 생성하게 한다.
유사하게, 복제 공통 모드 전압(VCM_REP2)이 기준 공통 모드 전압(VCM_REF)의 음의 기울기보다 적은 음의 기울기로 감소하는 경우를 고려하자. 이러한 경우에서, 지연 클럭(CLK_D)의 상승 에지의 시간 t3까지, 기준 공통 모드 전압(VCM_REF)은 복제 공통 모드 전압(VCM_REP2)보다 적다. 비교기(330)의 양 및 음의 입력부에 전압들(VCM_REF, VCM_REP2)이 인가됨에 따라, 비교기(330)는 로직 제로(0)로서 출력 데이터(Q)를 생성한다. 따라서, 매 후속 클럭 사이클마다 복제 VCM_REP2가 기준 VCM_REF보다 큰 한, 비교기(330)는 연속적인 로직 제로(0)들로서 Q를 생성한다.
적분기(370)는 로직 제로(0)들을 적분하여 전류 조정 제어 신호(CUR_ADJ)를 감소시킨다. 감소된 전류 조정 제어 신호(CUR_ADJ)는 전류원들(382 및 384)로 하여금 VCM_REP를 VCM_REF와 실질적으로 동일할 때까지 감소시키기 위해 복제 수신기(305)의 차동 출력부에 더 적은 전류를 인가하게 한다. 이러한 때에, 비교기(330)는 Q를 일(1)들과 제로(0)들로서 교대로 출력하며; 이에 의해, 적분기(370)로 하여금 VCM_REP를 VCM_REF와 실질적으로 동일하게 유지하도록 실질적으로 일정한 전류 조정 제어 신호(CUR_ADJ)를 생성하게 한다.
본 명세서에서 추가로 논의되는 바와 같이, 전류 조정 제어 신호(CUR_ADJ)는 또한 하나 이상의 데이터 수신기들에서 대응하는 유사하게 위치된 전류원들에 인가되어, 기준 출력 공통 모드 전압(VCM_REF)과 실질적으로 동일하도록 그/그들의 출력 공통 모드 전압(들)을 제어한다.
도 4a는 본 개시의 다른 양태에 따른 하나 이상의 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트를 포함하는 예시적인 데이터 수신기(400)의 개략/블록도를 예시한다. 이 예에서, 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트는 병렬로 커플링되고; 즉, 그들의 차동 입력부들 모두는 입력 차동 신호(D/
Figure pct00064
)를 수신하기 위해 함께 커플링된다. 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트는 상이한 위상 클럭들(CLK1 내지 CLKM)의 세트에 의해 각각 클럭킹될 수 있다. 입력 차동 신호(D/
Figure pct00065
) 및 상이한 위상 클럭들(CLK1 내지 CLKM)의 세트에 기초하여, 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트는 각각 데이터 출력들(Q1 내지 QM)의 세트를 생성하도록 구성된다. 데이터 출력들(Q) 중 일부는 클럭 및 데이터 복원(CDR) 회로에 인가되어 클럭들(CLK1 내지 CLKM)을 생성할 수도 있고, 다른 것들은 DFE 엔진에 인가되어 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트에 대한 차동 탭 신호들을 생성할 수도 있다.
차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트는 실질적으로 동일하게 구성될 수도 있으며, 차동 데이터 신호 수신기(405-1)는 설명 목적들을 위한 예로서 기능한다. 수신기(405-1)는 차동 감지 증폭기(410-1), 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 세트(420-1), 비교기(430-1), 및 전류원들의 세트(470-1)를 포함한다.
차동 감지 증폭기(410-1)는 PMOS FET들(M1 및 M2)의 쌍, NMOS FET들(M3 및 M4)의 입력 차동 쌍, 및 테일 NMOS FET(M5)를 포함한다. PMOS FET(M1) 및 NMOS FET(M3)는 제1(상부의) 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 유사하게, PMOS FET(M2) 및 NMOS FET(M4)는 상부의 전압 레일(VDD)과 노드(n1) 사이에 직렬로 커플링된다. 테일 NMOS FET(M5)는 노드(n1)와 제2(하부의) 전압 레일(예를 들어, 접지) 사이에 커플링된다.
PMOS FET들(M1 및 M2)은 제1 위상 클럭(CLK1)을 수신하기 위한 게이트들을 포함한다. 테일 NMOS FET(M5)은 제1 위상 클럭(CLK1)을 수신하기 위한 게이트를 포함한다. 입력 차동 NMOS FET들(M3 및 M4)의 쌍은 입력 차동 신호(D/
Figure pct00066
)를 수신하기 위한 게이트들을 포함한다. 차동 감지 증폭기(410-1)는 감지 증폭기(410-1)의 차동 출력부에서(예를 들어, 입력 차동 NMOS FET들(M3 및 M4)의 쌍 각각의 드레인들에서) 출력 차동 신호(Dint/
Figure pct00067
)를 생성하기 위해 입력 차동 신호(D/
Figure pct00068
)를 증폭하도록 구성된다.
하나 이상의 차동 DFE 탭들의 세트(420-1)는, 감지 증폭기(410-1)의 차동 출력부의 음 및 양의 측들 및 노드들(n11 및 n1N) 사이에 각각 커플링되는 입력 차동 NMOS FET들(MT1/
Figure pct00069
내지 MTN/
Figure pct00070
)의 쌍들을 포함한다. 하나 이상의 차동 DFE 탭들(420-1)의 세트는 노드들(n11 내지 n1N)과 하부의 전압 레일(예컨대, 접지) 사이에 각각 커플링되는 테일 NMOS FET들(MC1 및 MCN)을 더 포함한다. 입력 차동 NMOS FET들(MT1/
Figure pct00071
내지 MTN/
Figure pct00072
)의 쌍들은, DFE 엔진에 의해 각각 생성된 차동 탭들 신호들(T1/
Figure pct00073
내지 T1/
Figure pct00074
)을 수신하기 위한 게이트들을 포함한다. 테일 NMOS FET들(MC1 내지 MCN)은 제1 위상 클럭(CLK1)을 수신하기 위한 게이트들을 포함한다.
비교기(430-1)는 차동 감지 증폭기(410-1)의 차동 출력부에 커플링되는 차동 입력부를 포함한다. 비교기(430-1)는 앞서 상세히 논의된 비교기(230)와 유사하게 구성될 수도 있으며, 이때 입력 클럭은 제1 위상 클럭(CLK1)이다. 비교기(430-1)는 CDR 회로, DFE 엔진 및/또는 다른 모듈에 인가될 수도 있는 제1 데이터 출력(Q1)을 생성하도록 구성된다.
전류원들의 세트(470-1)는 상부의 전압 레일과 감지 증폭기(410-1)의 차동 출력부의 양 및 음의 단자들 사이에 커플링되는 전류원들(472 및 474)을 포함한다. 전류원들(472 및 474)은 이전에 논의된 출력 공통 모드 전압 보상 회로(300)로부터 전류 조정 제어 신호(CUR_ADJ)를 수신하도록 구성된 제어 입력부들을 포함한다. 따라서 전류원들(472 및 474)은, 감지 증폭기(410-1)의 차동 출력부에서의 출력 차동 신호(Dint/
Figure pct00075
)의 출력 공통 모드 전압(VCM_OUT)은 보상 회로(300)의 기준 공통 모드 전압(VCM_REF)과 실질적으로 동일하도록 조절되도록, 전류 조절 제어 신호(CUR_ADJ)에 기초하여 감지 증폭기(410-1)의 차동 출력부의 양 및 음의 단자들에 전류들을 공급한다. 이는 출력 공통 모드 전압(VCM_OUT)이 감지 증폭기(410-1)의 비선형 영역에서 유지되어 출력 차동 신호(Dint/
Figure pct00076
)를 비교기(430-1)가 상기 신호로부터 데이터(Q1)를 정확하게 추출할 수 있는 레벨에서 생성하기에 충분한 이득을 갖는 것을 보장한다.
도 4b는 본 개시의 다른 양태에 따른 예시적인 입력 공통 모드 전압원(480)의 개략도를 예시한다. 공통 모드 전압원(480)은 입력 차동 신호(D/
Figure pct00077
)와 연관된 공통 모드 전압(VCM)을 생성하도록 구성된다. 공통 모드 전압원(480)은 차동 데이터 신호 수신기들(405-1 내지 405-M)의 세트의 차동 입력부 사이에 직렬로 커플링되는 실질적으로 동일한 저항(예컨대, 32 킬로 옴)을 갖는 2 개의 저항기들(R)을 포함한다. 저항들(R) 사이의 노드에서 공통 모드 전압(VCM)이 생성된다.
도 5는 본 개시의 다른 양태에 따른 입력 차동 데이터 신호를 프로세싱하는 예시적인 방법(500)의 흐름도를 예시한다. 방법(500)은 입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하는 것을 포함한다(블록 510). 입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하기 위한 수단의 예는 앞서 논의된 차동 감지 증폭기들(410-1 내지 410-M) 중 임의의 것을 포함한다.
방법(500)은 각각, 하나 이상의 차동 결정 피드백 등화기(DFE) 탭 신호들의 세트에 기초하여 출력 차동 데이터 신호를 수정하는 것을 더 포함하며, 상기 출력 차동 데이터 신호를 수정하는 것은 출력 차동 신호와 연관된 출력 공통 모드 전압에 영향을 미친다(블록 520). 각각, 하나 이상의 차동 결정 피드백 등화기(DFE) 탭 신호들의 세트에 각각 기초하여 출력 차동 데이터 신호를 수정하기 위한 수단의 예는 앞서 논의된 하나 이상의 차동 DFE 탭들(420-1 내지 420-M)의 세트들 중 임의의 것을 포함한다.
방법(500)은 하나 이상의 차동 DFE 탭 신호들의 세트에 기초한 출력 차동 데이터 신호의 수정으로 인한 출력 공통 모드 전압에 대한 영향을 보상하기 위해 출력 공통 모드 전압을 조정하는 것을 더 포함한다(블록(530)). 하나 이상의 차동 DFE 탭 신호들의 세트에 기초한 출력 차동 데이터 신호의 수정으로 인한 출력 공통 모드 전압에 대한 영향을 보상하기 위해 출력 공통 모드 전압을 조정하기 위한 수단의 예는 출력 공통 모드 전압 보상 회로(300)를 포함한다.
도 6은 본 개시의 다른 양태에 따른 예시적인 무선 통신 디바이스의 블록도를 예시한다. 무선 통신 디바이스(600)는 스마트폰, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 디바이스들, 사물 인터넷(IoT), 및 다른 타입들의 컴퓨팅 디바이스들의 폼 팩터를 취할 수도 있다.
무선 통신 디바이스(600)는 기저대역 집적 회로(IC) 또는 시스템 온 칩(SOC)(610), 트랜시버(650), 및 적어도 하나의 안테나(660)를 포함한다. 베이스밴드 SOC(610)는 적어도 하나의 디지털 신호 프로세싱 코어(620), 데이터 수신기(630), 및 출력 공통 모드 전압(VCM) 보상 회로(640)를 포함한다. 데이터 수신기(630)는 이전에 논의된 데이터 수신기(400)에 따라 구성될 수도 있다. 출력 VCM 보상 회로(640)는 앞서 논의된 보상 회로(300)에 따라 구성될 수도 있다.
적어도 하나의 안테나(660)는 트랜시버(650)의 입력부에 커플링되어 후자에 다른 무선 통신 디바이스로부터 무선으로 수신된 무선 주파수(RF) 신호를 제공한다. 송수신기(650)는 RF 신호를 프로세싱하여 차동 데이터 신호를 생성한다. 트랜시버(650)는 데이터 수신기(630)의 차동 입력부에 커플링된는 차동 출력을 포함하여, 후자에 차동 데이터 신호를 제공한다. 데이터 수신기(630)는, 데이터 수신기(400)를 참조하여 논의된 바와 같이, 차동 데이터 신호를 프로세싱하여 디지털 신호 프로세싱 코어(620)에 의한 프로세싱를 위한 출력 데이터(Q)를 생성한다.
본 개시의 전술된 설명은 당업자로 하여금 본 개시를 제조 또는 사용할 수 있게 하도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 일탈함없이 다른 변경들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 설명된 예시들에 제한되도록 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위에 일치하고자 한다.

Claims (27)

  1. 장치로서,
    차동 데이터 신호를 수신하기 위한 제1 차동 입력부 및 제1 차동 출력부를 포함하는 제1 수신기;
    상기 차동 데이터 신호와 연관된 공통 모드 전압을 수신하기 위한 제2 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제2 차동 출력부를 포함하는 제2 수신기;
    상기 공통 모드 전압을 수신하기 위한 제3 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제3 차동 출력부를 포함하는 제3 수신기; 및
    상기 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들, 및 상기 제1 및 제2 차동 출력부들에 커플링되는 출력부를 포함하는 피드백 회로를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제2 수신기는 상기 제2 차동 입력부 및 상기 제2 차동 출력부에 커플링되는 차동 감지 증폭기를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 차동 감지 증폭기는:
    제1 전압 레일과 노드 사이에 직렬로 커플링되는 제1 및 제2 전계 효과 트랜지스터(FET)들로서, 제1 FET는 클럭을 수신하기 위한 게이트를 포함하고, 제2 FET는 상기 제2 차동 입력부의 제1 단자에 커플링되는 게이트를 포함하고, 그리고 상기 제2 차동 출력부는 상기 제1 및 제2 FET들 사이에 커플링되는, 상기 제1 및 제2 FET들;
    상기 제1 전압 레일과 상기 노드 사이에 직렬로 커플링되는 제3 및 제4 FET들로서, 제3 FET는 상기 클럭을 수신하기 위한 게이트를 포함하고, 제4 FET는 상기 제2 차동 입력부의 제2 단자에 커플링되는 게이트를 포함하고, 그리고 상기 제2 차동 출력부는 상기 제3 및 제4 FET들 사이에 커플링되는, 상기 제3 및 제4 FET들; 및
    상기 노드와 제2 전압 레일 사이에 커플링되는 제5 FET
    를 포함하는, 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제3 FET들 각각은 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)를 포함하고; 그리고
    상기 제2, 제4 및 제5 FET들 각각은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)를 포함하는, 장치.
  5. 제 1 항에 있어서,
    상기 제2 수신기는, 상기 제2 차동 출력부와 전압 레일 사이에 커플링되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 세트를 포함하며, 상기 하나 이상의 차동 DFE 탭들의 세트는 상기 공통 모드 전압을 수신하기 위한 하나 이상의 차동 입력부들의 세트를 포함하는, 장치.
  6. 제 5 항에 있어서,
    상기 하나 이상의 차동 DFE 탭들의 세트 중 각각은:
    상기 제2 차동 출력부와 노드 사이에 커플링되는 제1 전계 효과 트랜지스터(FET)로서, 상기 제1 FET는 상기 공통 모드 전압을 수신하기 위한 게이트를 포함하는, 상기 제1 FET;
    상기 제2 차동 출력부와 상기 노드 사이에 커플링되는 제2 FET로서, 상기 제2 FET는 상기 공통 모드 전압을 수신하기 위한 게이트를 포함하는, 상기 제2 FET; 및
    상기 노드와 상기 전압 레일 사이에 커플링되는 제3 FET로서, 상기 제3 FET는 클럭을 수신하기 위한 게이트를 포함하는, 상기 제3 FET
    를 포함하는, 장치.
  7. 제 6 항에 있어서,
    상기 제1, 제2 및 제3 FET들 각각은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)를 포함하는, 장치.
  8. 제 1 항에 있어서,
    상기 제3 수신기는 상기 제3 차동 입력부 및 상기 제3 차동 출력부에 커플링되는 차동 감지 증폭기를 포함하는, 장치.
  9. 제 8 항에 있어서,
    상기 차동 감지 증폭기는:
    제1 전압 레일과 노드 사이에 직렬로 커플링되는 제1 및 제2 전계 효과 트랜지스터(FET)들로서, 제1 FET는 클럭을 수신하기 위한 게이트를 포함하고, 제2 FET는 상기 공통 모드 전압을 수신하기 위한 게이트를 포함하고, 그리고 상기 제3 차동 출력부는 상기 제1 및 제2 FET들 사이에 커플링되는, 상기 제1 및 제2 FET들;
    상기 제1 전압 레일과 상기 노드 사이에 직렬로 커플링되는 제3 및 제4 FET들로서, 제3 FET는 상기 클럭을 수신하기 위한 게이트를 포함하고, 제4 FET는 상기 공통 모드 전압을 수신하기 위한 게이트를 포함하고, 그리고 상기 제3 차동 출력부는 상기 제3 및 제4 FET들 사이에 커플링되는, 상기 제3 및 제4 FET들; 및
    상기 노드와 제2 전압 레일 사이에 커플링되는 제5 FET
    를 포함하는, 장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제3 FET들 각각은 p-채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS FET)를 포함하고; 그리고
    상기 제2, 제4 및 제5 FET들 각각은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)를 포함하는, 장치.
  11. 제 1 항에 있어서,
    상기 제3 수신기는, 상기 제3 차동 출력부와 전압 레일 사이에 커플링되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 세트를 포함하며, 상기 하나 이상의 차동 DFE 탭들의 세트는 전압 레일에 커플링되는 하나 이상의 차동 입력부들의 세트를 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 하나 이상의 차동 DFE 탭들의 세트 중 각각은:
    상기 제3 차동 출력부와 노드 사이에 커플링되는 제1 전계 효과 트랜지스터(FET)로서, 상기 제1 FET는 상기 전압 레일에 커플링되는 게이트를 포함하는, 상기 제1 FET;
    상기 제3 차동 출력부와 상기 노드 사이에 커플링되는 제2 FET로서, 상기 제2 FET는 상기 전압 레일에 커플링되는 게이트를 포함하는, 상기 제2 FET; 및
    상기 노드와 상기 전압 레일 사이에 커플링되는 제3 FET로서, 상기 제3 FET는 클럭을 수신하기 위한 게이트를 포함하는, 상기 제3 FET
    를 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 제1, 제2 및 제3 FET들 각각은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(NMOS FET)를 포함하는, 장치.
  14. 제 1 항에 있어서,
    상기 피드백 회로는:
    상기 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들을 포함하는 비교기;
    상기 비교기의 출력부에 커플링되는 입력부를 포함하는 적분기; 및
    전압 레일과 상기 제2 차동 출력부 사이에 커플링되는 제1 전류원으로서, 상기 제1 전류원은 상기 적분기의 출력부에 커플링되는 제1 제어 입력부를 포함하는, 상기 제1 전류원; 및
    상기 전압 레일과 상기 제2 차동 출력부 사이에 커플링되는 제2 전류원으로서, 상기 제2 전류원은 상기 적분기의 출력부에 커플링되는 제2 제어 입력부를 포함하는, 상기 제2 전류원
    을 포함하는, 장치.
  15. 제 14 항에 있어서,
    상기 제1 수신기는:
    상기 전압 레일과 상기 제1 차동 출력부의 제1 단자 사이에 커플링되는 제3 전류원으로서, 상기 제3 전류원은 상기 적분기의 출력부에 커플링되는 제3 제어 입력부를 포함하는, 상기 제3 전류원; 및
    상기 전압 레일과 상기 제1 차동 출력부의 제2 단자 사이에 커플링되는 제4 전류원으로서, 상기 제4 전류원은 상기 적분기의 출력부에 커플링되는 제4 제어 입력부를 포함하는, 상기 제4 전류원
    을 포함하는, 장치.
  16. 제 14 항에 있어서,
    상기 피드백 회로는, 클럭을 수신하기 위한 입력부 및 상기 비교기에 커플링되는 출력부를 포함하는 지연 엘리먼트를 더 포함하는, 장치.
  17. 제 14 항에 있어서,
    상기 비교기는:
    상기 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들 및 제1 및 제2 단자들을 포함하는 차동 출력부를 포함하는 차동 래치; 및
    상기 차동 래치의 차동 출력부의 상기 제1 및 제2 단자들에 커플링되는 설정 및 재설정 입력부들, 및 상기 적분기의 입력부에 커플링되는 출력부를 포함하는 설정-재설정(SR) 래치
    를 포함하는, 장치.
  18. 장치로서,
    입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하도록 구성되는 제1 차동 감지 증폭기;
    하나 이상의 차동 탭 신호들의 세트에 기초하여 상기 출력 차동 데이터 신호를 수정하도록 구성되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 제1 세트로서, 상기 하나 이상의 차동 DFE 탭들의 제1 세트는 상기 출력 차동 데이터 신호와 연관된 제1 출력 공통 모드 전압에 영향을 미치는, 상기 하나 이상의 차동 DFE 탭들의 제1 세트; 및
    상기 하나 이상의 차동 DFE 탭들의 제1 세트에 의한 상기 제1 출력 공통 모드 전압에 대한 영향을 보상하도록 상기 제1 출력 공통 모드 전압을 조정하도록 구성되는 보상 회로를 포함하는, 장치.
  19. 제 18 항에 있어서,
    상기 보상 회로는:
    상기 입력 차동 데이터 신호와 연관된 입력 공통 모드 전압을 증폭하여 제2 출력 공통 모드 전압을 생성하도록 구성되는 제2 차동 감지 증폭기;
    상기 입력 공통 모드 전압에 기초하여 제2 출력 차동 데이터 신호를 수정하도록 구성되는 하나 이상의 차동 DFE 탭들의 제2 세트;
    상기 입력 공통 모드 전압을 증폭하여 제3 출력 공통 모드 전압을 생성하도록 구성되는 제3 차동 감지 증폭기;
    상기 제3 차동 감지 증폭기의 차동 출력부에 커플링되는 하나 이상의 디스에이블된 차동 DFE 탭들의 제4 세트로서, 상기 제3 출력 공통 모드 전압은 상기 차동 출력부에서 생성되는, 상기 하나 이상의 디스에이블된 차동 DFE 탭들의 제4 세트; 및
    상기 제2 및 제3 출력 공통 모드 전압들에 기초하여 상기 제1 출력 공통 모드 전압을 조정하도록 구성되는 피드백 회로
    를 포함하는, 장치.
  20. 제 19 항에 있어서,
    상기 피드백 회로는:
    상기 제2 및 제3 출력 공통 모드 전압들에 기초하여 데이터를 생성하도록 구성되는 비교기;
    상기 데이터를 적분하여 제어 신호를 생성하도록 구성되는 적분기; 및
    상기 제어 신호에 기초하여 상기 제2 출력 공통 모드 전압을 조정하기 위해 상기 제2 차동 감지 증폭기의 차동 출력부에 전류를 공급하도록 구성되는 하나 이상의 전류원들의 제1 세트
    를 포함하는, 장치.
  21. 제 20 항에 있어서,
    상기 제1 출력 공통 모드 전압의 조정을 달성하기 위해 상기 제1 차동 감지 증폭기의 차동 출력부에 전류를 공급하도록 구성되는 하나 이상의 전류원들의 제2 세트를 더 포함하는, 장치.
  22. 제 21 항에 있어서,
    상기 하나 이상의 전류원들의 제1 세트는 전압 레일과 상기 제2 차동 감지 증폭기의 상기 차동 출력부 사이에 커플링되는 제1 쌍의 전류원들을 포함하고; 그리고
    상기 하나 이상의 전류원들의 제2 세트는 상기 전압 레일과 상기 제1 차동 감지 증폭기의 상기 차동 출력부의 제1 및 제2 단자들 사이에 각각 커플링되는 제2 쌍의 전류원들을 포함하는, 장치.
  23. 방법으로서,
    입력 차동 데이터 신호를 증폭하여 출력 차동 데이터 신호를 생성하는 단계;
    하나 이상의 차동 결정 피드백 등화기(DFE) 탭 신호들의 세트에 기초하여 상기 출력 차동 데이터 신호를 수정하는 단계로서, 상기 출력 차동 데이터 신호를 수정하는 것은 상기 출력 차동 데이터 신호와 연관된 제1 출력 공통 모드 전압에 영향을 미치는, 상기 출력 차동 데이터 신호를 수정하는 단계; 및
    상기 하나 이상의 차동 DFE 탭 신호들의 세트에 기초한 상기 출력 차동 데이터 신호의 수정으로 인한 상기 제1 출력 공통 모드 전압에 대한 영향을 보상하도록 상기 제1 출력 공통 모드 전압을 조정하는 단계를 포함하는, 방법.
  24. 제 23 항에 있어서,
    상기 제1 출력 공통 모드 전압을 조정하는 단계는:
    상기 입력 차동 데이터 신호와 연관된 입력 공통 모드 전압을 증폭하여 제2 출력 공통 모드 전압을 생성하는 단계;
    상기 입력 공통 모드 전압에 기초하여 상기 제2 출력 공통 모드 전압을 수정하는 단계;
    상기 입력 공통 모드 전압을 증폭하여 제3 출력 공통 모드 전압을 생성하는 단계;
    하나 이상의 디스에이블된 차동 탭들 로드의 세트를 제3 차동 감지 증폭기의 차동 출력부에 커플링하는 단계로서, 상기 제3 출력 공통 모드 전압은 상기 차동 출력부에서 생성되는, 상기 하나 이상의 디스에이블된 차동 탭들 로드의 세트를 커플링하는 단계; 및
    상기 제2 및 제3 출력 공통 모드 전압들에 기초하여 상기 제1 출력 공통 모드 전압을 조정하는 단계
    를 포함하는, 방법.
  25. 제 24 항에 있어서,
    상기 제1 출력 공통 모드 전압을 조정하는 단계는:
    상기 제3 출력 공통 모드 전압에 대한 상기 제2 출력 공통 모드 전압의 비교에 기초하여 데이터를 생성하는 단계;
    상기 데이터를 적분하여 제어 신호를 생성하는 단계;
    상기 제어 신호에 기초하여 상기 제2 출력 공통 모드 전압을 조정하기 위해 제2 차동 감지 증폭기의 차동 출력부에 전류를 공급하는 단계; 및
    상기 제어 신호에 기초하여 상기 제1 출력 공통 모드 전압을 조정하기 위해 제1 차동 감지 증폭기의 상기 차동 출력부에 전류를 공급하는 단계
    를 포함하는, 방법.
  26. 무선 통신 디바이스로서,
    적어도 하나의 안테나;
    상기 적어도 하나의 안테나에 커플링된 트랜시버; 및
    상기 트랜시버에 커플링된 제1 차동 입력부, 및 제1 차동 출력부를 포함하는 제1 수신기;
    상기 제1 차동 입력부에서 차동 데이터 신호와 연관된 공통 모드 전압을 수신하기 위한 제2 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제2 차동 출력부를 포함하는 제2 수신기;
    공통 모드 전압을 수신하기 위한 제3 차동 입력부, 및 함께 커플링되는 단자들을 포함하는 제3 차동 출력부를 포함하는 제3 수신기; 및
    상기 제2 및 제3 차동 출력부들에 각각 커플링되는 입력부들, 및 상기 제1 및 제2 차동 출력부들에 커플링되는 출력부를 포함하는 피드백 회로를 포함하는, 무선 통신 디바이스.
  27. 제 26 항에 있어서,
    상기 제2 수신기는:
    상기 제2 차동 입력부 및 상기 제2 차동 출력부에 커플링되는 제1 차동 감지 증폭기; 및
    상기 제2 차동 출력부와 전압 레일 사이에 커플링되는 하나 이상의 차동 결정 피드백 등화기(DFE) 탭들의 제1 세트로서, 상기 하나 이상의 차동 DFE 탭들의 제1 세트는 상기 공통 모드 전압을 수신하기 위한 하나 이상의 차동 입력부들의 세트를 포함하는, 상기 상기 하나 이상의 차동 DFE 탭들의 제1 세트
    를 포함하고,
    상기 제3 수신기는:
    상기 제3 차동 입력부 및 상기 제3 차동 출력부에 커플링되는 제2 차동 감지 증폭기; 및
    상기 제3 차동 출력부와 상기 전압 레일 사이에 커플링되는 하나 이상의 차동 DFE 탭들의 제2 세트로서, 상기 하나 이상의 차동 DFE 탭들의 제2 세트는 상기 전압 레일에 커플링되는 하나 이상의 차동 입력부들의 세트를 포함하는, 상기 하나 이상의 차동 DFE 탭들의 제2 세트
    를 포함하는, 무선 통신 디바이스.
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