TW202218351A - 對由於決策回饋等化器（ｄｆｅ）抽頭引起的感測放大器輸出的共模壓降的補償 - Google Patents

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Abstract

一種接收器包括：被配置為將輸入差分資料信號放大以生成輸出差分資料信號的第一差分感測放大器；被配置為基於一組一個或多個差分抽頭信號來修改輸出差分資料信號的第一組一個或多個差分決策回饋等化器（DFE）抽頭，其中第一組一個或多個差分DFE抽頭影響與輸出差分資料信號相關聯的輸出共模電壓；以及被配置為調節輸出共模電壓以補償該組一個或多個差分DFE抽頭對輸出共模電壓的影響的補償電路。補償電路包括用於生成參考和副本輸出共模電壓的參考和副本接收器、以及用於基於參考和副本輸出共模電壓來調節輸出共模電壓的回饋電路。

Description

對由於決策回饋等化器（DFE）抽頭引起的感測放大器輸出的共模壓降的補償
本專利申請要求於2020年9月10日在美國專利商標局提交的未決非臨時申請第17/017,239號的優先權和利益。
本公開的各方面總體上涉及差分資料信號接收器，並且具體地涉及對感測放大器的輸出共模壓降的補償，該感測放大器的輸出共模電壓降是由於被耦接到感測放大器的差分輸出的決策回饋等化器（DFE）抽頭而引起的。
發射器可以經由差分傳輸線將差分信號發射到接收器，該差分傳輸線可以採用在印刷電路板（PCB）上形成的兩條金屬化跡線的形式。差分傳輸線可以被建模為分別表示金屬化跡線的串聯電阻器和被耦接在串聯電阻器之間的並聯電容器。因此，差分傳輸線具有低通濾波器（LPF）類型的頻率回應。差分傳輸線的LPF回應從發射差分信號中顯著去除了高頻分量，這可能會在接收器處引起符號間干擾。通過決策回饋等化器（DFE），接收器能夠增強接收到的信號以減少符號間干擾。
以下呈現一個或多個實現的簡化概述以提供對這樣的實現的基本理解。該概述不是所有預期實現的廣泛概述，並且既不旨在標識所有實現的關鍵或基本元素，也不旨在界定任何或所有實現的範圍。它的唯一目的是以簡化形式呈現一個或多個實現的一些概念，作為稍後呈現的更詳細描述的前奏。
本公開的一個方面涉及一種裝置。該裝置包括：第一接收器，包括用於接收差分資料信號的第一差分輸入、以及第一差分輸出；第二接收器，包括用於接收與差分資料信號相關聯的共模電壓的第二差分輸入、以及包括被耦接在一起的端子的第二差分輸出；第三接收器，包括用於接收共模電壓的第三差分輸入、以及包括被耦接在一起的端子的第三差分輸出；以及回饋電路，包括被分別耦接到第二差分輸出和第三差分輸出的輸入、以及被耦接到第一差分輸出和第二差分輸出的輸出。
本公開的另一方面涉及一種裝置。該裝置包括：第一差分感測放大器，被配置為將輸入差分資料信號放大以生成輸出差分資料信號；第一組一個或多個差分決策回饋等化器（DFE）抽頭，被配置為基於一組一個或多個差分抽頭信號來修改輸出差分資料信號，其中第一組一個或多個差分DFE抽頭影響與輸出差分資料信號相關聯的第一輸出共模電壓；以及補償電路，被配置為調節第一輸出共模電壓以補償第一組一個或多個差分DFE抽頭對輸出共模電壓的影響。
本公開的另一方面涉及一種方法。該方法包括將輸入差分資料信號放大以生成輸出差分資料信號；基於一組一個或多個差分決策回饋等化器（DFE）抽頭信號來修改輸出差分資料信號，所述修改輸出差分資料信號影響與輸出差分信號相關聯的第一輸出共模電壓；以及調節第一輸出共模電壓，以補償對第一輸出共模電壓的影響，該影響是由於基於所述一組差分DFE抽頭信號來對輸出差分資料信 號進行修改而引起的。
本公開的另一方面涉及一種無線通訊設備。該無線通訊設備包括：至少一個天線；收發器，被耦接到至少一個天線；以及第一接收器，包括被耦接到收發器的第一差分輸入、以及第一差分輸出；第二接收器，包括用於接收與第一差分輸入處的差分資料信號相關聯的共模電壓的第二差分輸入、以及包括被耦接在一起的端子的第二差分輸出；第三接收器，包括用於接收共模電壓的第三差分輸入、以及包括被耦接在一起的端子的第三差分輸出；以及回饋電路，包括被分別耦接到第二差分輸出和第三差分輸出的輸入、以及被耦接到第一差分輸出和第二差分輸出的輸出。
為實現上述及相關目的，一個或多個實現包括在下文中充分描述並且在申請專利範圍中特別指出的特徵。以下描述和附圖詳細闡述了一種或多種實現的某些說明性方面。然而，這些方面僅指示可以採用各種實現的原理的各種方式中的幾種，並且描述實現旨在包括所有這些方面及其均等物。
下文結合附圖闡述的詳細描述旨在作為對各種配置的描述，而非旨在表示可圖實踐本文所述概念的唯一配置。詳細描述包括用於提供對各種概念的透徹理解的特定細節。然而，對於本領域技術人員很清楚的是，可以在沒有這些具體細節的情況下實踐這些概念。在某些情況下，眾所周知的結構和元件以方塊圖形式示出以避免混淆這些概念。
圖1A示出了根據本公開的一方面的示例資料通信系統100的方塊圖。資料通信系統100包括發射器110、接收器120以及被耦接在發射器110與接收器120之間的差分傳輸線130。
發射器110被配置為在被耦接到差分傳輸線130的差分輸入的差分輸出+/-處生成差分發射信號。差分傳輸線130包括被耦接到接收器120的差分輸入+/-的差分輸出。如圖所示，差分發射信號可以基本是方波，因為它富含用於生成該波形的高頻分量。然而，可以被配置為印刷電路板（PCB）、雙絞線、同軸等上的金屬化跡線的差分傳輸線130包括寄生串聯電阻和並聯電容，它們基本作為低通濾波器（LPF）進行操作來減少差分發射信號的高頻分量以在接收器120的差分輸入處產生更加正弦波形的差分信號。
從波形更加正弦的差分信號中提取資料通常比具有方波波形的信號更困難。因此，接收器120包括用於改進接收到的差分信號的波形形狀的電路系統，使得可以更容易地從信號中提取資料。在這方面，接收器120包括差分感測放大器122、一組一個或多個差分決策回饋等化器（DFE）抽頭TP1至TPN、比較器124以及DFE引擎126。
差分感測放大器122將接收器輸入差分信號 D/
Figure 02_image001
放大以生成輸出差分信號Dint/
Figure 02_image003
，該輸出差分信號Dint/
Figure 02_image003
由該組一個或多個DFE抽頭TP1至TPN修改或是由其整形的波形。即，感測放大器122的差分輸出被耦接到該組一個或多個DFE抽頭TP1至TPN的差分輸入，該組一個或多個DFE抽頭TP1至TPN分別基於由DFE引擎126生成的抽頭信號T1至TN來將感測放大器122的差分輸出的正端子（+）或負端子（-）耦接到接地。如本文進一步討論的，與作為接收器120的輸入的差分信號D/
Figure 02_image001
相比，該組一個或多個抽頭TP1至TPN使得感測放大器122的輸出差分信號Dint/
Figure 02_image003
的波形更像方波。
感測放大器122的差分輸出+/-被耦接到比較器124的差分輸入+/-。比較器124被配置為基於輸出差分信號Dint/
Figure 02_image003
來生成輸出資料Q。例如，如果輸出差分信號為正（例如，Dint –
Figure 02_image003
＞ 0），則比較器124生成輸出資料Q作為邏輯一（1）。如果輸出差分信號為負（例如，Dint –
Figure 02_image003
＜ 0），則比較器124生成輸出資料Q作為邏輯零（0）。
比較器124的輸出被耦接到DFE引擎126的輸入。如在此更詳細討論的，DFE引擎126可以接收與由類似情況的感測放大器122驅動的其他類似情況的比較器124和其他組一個或多個DFE抽頭TP1和TPN相關聯的輸出。這是因為，這些設備由時鐘（CLK）的不同相位驅動，以分別在不同相位對輸入差分信號
Figure 02_image005
進行採樣。其他類似情況的比較器、感測放大器以及各組DFE抽頭TP1和TPN在其他相位對輸入差分信號
Figure 02_image005
進行採樣以生成一組輸出資料Q1至QM。DFE引擎126基於該組輸出資料Q1到QM來生成該組抽頭信號T1至TN。
圖1B示出了根據本公開的另一方面的與資料通信系統100相關聯的示例發射器輸出信號波形、接收器輸入信號波形和決策回饋等化器（DFE）補償信號波形的圖。每個圖的x軸或橫軸代表時間（t）。每個圖的y軸或縱軸代表電壓（V）。
左圖示出了發射器110的輸出差分信號TX_OUT波形，其基本為方波（例如，不同位元之間的轉變更垂直）。中間圖示出了在接收器120的輸入處的差分信號D/
Figure 02_image001
，其可能比輸出差分信號TX_OUT的方波明顯更加正弦（例如，不同位元之間的轉變不那麼垂直）。右圖示出了接收器120的感測放大器122的輸出差分信號Dint/
Figure 02_image003
，其已經被由DFE引擎126經由抽頭信號T1至TN控制的該組或多個DFE抽頭TP1至TPN修改，其比接收器120的輸入處的差分信號D/
Figure 02_image001
更加方波。這允許比較器124基於接收器輸入差分信號D/
Figure 02_image001
來更準確地生成輸出資料Q。
圖2A示出了根據本公開的另一方面的示例差分資料信號接收器200的示意圖。接收器200可以是先前討論的接收器120的更詳細實現的示例。類似地，接收器200包括差分感測放大器210、一組一個或多個差分決策回饋等化器（DFE）抽頭220以及比較器230。參考接收器120，差分感測放大器210、該組一個或多個差分決策回饋等化器（DFE）抽頭220和比較器230分別對應於差分感測放大器122、該組一個或多個差分決策回饋等化器（DFE）抽頭TP1至TPN和比較器124。
差分感測放大器210包括一對p通道金屬氧化物半導體場效應電晶體（PMOS FET）M1和M2、一對輸入差分n通道金屬氧化物半導體場效應電晶體（NMOS FET）M3和M4、以及尾部NMOS FET M5。PMOS FET M1和NMOS FET M3被串聯耦接在第一（上部）電壓軌VDD與節點n1之間。類似地，PMOS FET M2和NMOS FET M4被串聯耦接在上部電壓軌VDD與節點n1之間。尾部NMOS FET M5被耦接在節點n1與下部電壓軌（例如，接地）之間。
PMOS FET M1和M2包括用於接收時鐘CLK的閘極。尾部NMOS FET M5包括用於接收時鐘CLK的閘極。該對輸入差分NMOS FET M3和M4包括用於接收接收器200的輸入差分信號D/
Figure 02_image001
的閘極。感測放大器210被配置為將輸入差分信號D/
Figure 02_image001
放大以分別在該對輸入差分NMOS FET M3和M4的汲極處生成輸出差分信號Dint/
Figure 02_image003
該組差分DFE抽頭220包括被分別耦接在感測放大器210的差分輸出的負側和正側與節點n11和n1M之間的成對的輸入差分NMOS FET MT1/
Figure 02_image007
至MTN/
Figure 02_image009
。該組差分DFE抽頭220包括被分別耦接在節點n11和N1M與接地之間的尾部NMOS FET MC1和MCN。成對的輸入差分NMOS FET MT1/
Figure 02_image007
至MTN/
Figure 02_image009
包括被配置為分別接收由DFE引擎生成的差分抽頭信號T1/
Figure 02_image011
至T1/
Figure 02_image013
的閘極。尾部NMOS FET MC1至MCN包括用於接收時鐘CLK的閘極。
比較器230包括差分鎖存器232和置位-復位（SR）鎖存器234。差分鎖存器232包括一對輸入差分NMOS FET M13和M18，該對輸入差分NMOS FET M13和M18包括被耦接到感測放大器210的差分輸出的閘極。差分鎖存器232包括被分別耦接在上部電壓軌VDD與輸入差分NMOS FET M13和M18的汲極之間的PMOS FET M11和M16。PMOS FET M11和M16包括用於接收時鐘的閘極。差分鎖存器232還包括被耦接在該對輸入差分NMOS FET M13和M18與接地之間的尾部NMOS FET M19。尾部NMOS FET M19包括用於接收時鐘CLK的閘極。
差分鎖存器232還包括交叉耦接反相器。交叉耦接反相器中的一個交叉耦接反相器包括PMOS FET M12，PMOS FET M12可以與NMOS FET M14串聯在上部電壓軌VDD與尾部NMOS FET M19之間。另一交叉耦接反相器包括PMOS FET M15，PMOS FET M15可以與NMOS FET M17串聯在上部電壓軌VDD與尾部NMOS FET M19之間。第一交叉耦接反相器M12/M14的輸入（閘極）被耦接到輸入差分NMOS FET M18的汲極和第二交叉耦接反相器M15/M17的輸出（汲極）。並且，第二交叉耦接反相器M15/M17的輸入（閘極）被耦接到輸入差分NMOS FET M13的汲極和第一交叉耦接反相器M12/M14的輸出（汲極）。
差分鎖存器232包括被耦接到SR鎖存器234的置位/復位輸入的差分輸出（+/-）。差分鎖存器232被配置為生成輸出資料Q。如前所述，可以將輸出資料Q施加到決策回饋等化器（DFE）引擎或時鐘和資料恢復（CDR）電路。如本文進一步討論的，可以存在一組被並聯耦接的M個該接收器200，具有用於接收輸入差分D/
Figure 02_image001
的公共差分輸入、以及一組M個資料輸出Q1至QM，其中一些資料輸出被耦接到DFE引擎以生成用於該組差分抽頭220的抽頭信號T1/
Figure 02_image011
至T1/
Figure 02_image013
，並且其他資料輸出被耦接到CDR電路。
在操作中，當時鐘CLK處於低態（例如，接地）時，感測放大器210、DFE抽頭220和比較器230被有效地禁用。更具體地，當PMOS FET M1和M2導通並且尾部NMOS FET M5截止時，感測放大器210在高態（例如，VDD）下生成Dint和
Figure 02_image003
。當它們的對應的尾部NMOS FET MC1至MCN截止（將感測放大器210的差分輸出的兩側與接地去耦）時，該組差分DFE抽頭220全部截止。當PMOS FET M11和M16導通並且尾部NMOS FET M19截止時，差分鎖存器232也在高態（例如，VDD）下生成其差分輸出（+/-）的兩側。
當時鐘處於高態（例如，VDD）時，感測放大器210、DFE抽頭220和比較器230被有效地啟用。即，感測放大器210將輸入差分信號D/
Figure 02_image001
放大以生成其輸出差分信號Dint/
Figure 02_image003
。通過基於由DFE引擎生成的差分抽頭信號T1/
Figure 02_image011
至TN/
Figure 02_image013
來對感測放大器210的差分輸出的任一端子進行分流，該組DFE抽頭220對輸出差分信號Dint/
Figure 02_image003
進行修改。例如，如果抽頭信號T1/
Figure 02_image011
為高/低，則輸入差分NMOS FET FET MT1/
Figure 02_image007
為導通/截止，並且第一差分抽頭將感測放大器210的差分輸出的負端子分流或接地。如果抽頭信號T1/
Figure 02_image011
為低/高，則輸入差分NMOS FET FET MT1/
Figure 02_image007
為截止/導通，並且第一差分抽頭將感測放大器210的差分輸出的正端子分流或接地。這同樣適用於該組DFE抽頭220的一個或多個其他差分抽頭。如前所述，DFE引擎生成差分抽頭信號T1/
Figure 02_image011
至TN/
Figure 02_image013
以對輸出差分信號Dint/
Figure 02_image003
的波形進行整形，以改善比較器230對資料的鎖存。
比較器230的差分鎖存器232基於時鐘CLK來鎖存感測放大器210的輸出差分信號中的資料。如果在時鐘CLK的上升邊緣，Dint大於
Figure 02_image003
，則差分鎖存器232的正（+）和負（-）輸出端子分別處於邏輯高和低。被施加給SR鎖存器234的置位和復位輸入的差分鎖存器232的正（+）和負（-）輸出端子使SR鎖存器生成輸出資料Q作為邏輯一（1）。如果在時鐘CLK的上升邊緣，Dint小於
Figure 02_image003
，則差分鎖存器232的正（+）和負（-）輸出端子分別處於邏輯低和高。被施加給SR鎖存器234的置位和復位輸入的差分鎖存器232的正（+）和負（-）輸出端子使SR鎖存器生成輸出資料Q作為邏輯零（0）。
圖2B示出了根據本公開的另一方面的感測放大器210的示例輸出差分信號Dint/
Figure 02_image003
的圖。圖的x軸或橫軸代表時間。圖的y軸或縱軸代表電壓（V）。
在x軸或橫軸上方的區域，與輸出差分信號Dint/
Figure 02_image003
相關聯的輸出共模電壓VCM_OUT處於感測放大器210的非線性區域中，其中感測放大器210生成足夠的增益以在比較器230能夠準確地鎖存資料的電平處產生輸出差分信號Dint/
Figure 02_image003
。在x軸或橫軸下方的區域，輸出共模電壓VCM_OUT處於感測放大器210的線性區域中，其中感測放大器的差分增益足夠低以使得比較器230可能無法準確地鎖存來自輸出差分信號Dint/
Figure 02_image003
的資料。
如果不存在被耦接到感測放大器210的差分輸出的抽頭，則輸出差分信號Dint/
Figure 02_image003
（用虛線表示）在時間t0（時鐘CLK的高態間隔的開始）以相對較小的負斜率從VDD下降。輸出共模電壓VCM_OUT（也可以表示為在Dint與
Figure 02_image003
虛線中間的負斜率線）在t1的時間間隔內從VDD降低到感測放大器210的線性區域。因此，如果時鐘CLK的半週期小於時間間隔t1，則輸出共模電壓VCM_OUT保持在感測放大器210的非線性區域中，其中感測放大器210具有足夠的增益以在比較器230能夠準確地鎖存資料的電平處產生輸出差分信號Dint/
Figure 02_image003
。
然而，如果該組一個或多個差分DFE抽頭220被耦接到感測放大器210的差分輸出，則輸出差分信號Dint/
Figure 02_image003
（描繪為實線）在時間t0以相對較大的負斜率從VDD下降。在這種情況下，輸出共模電壓VCM_OUT（也可以表示為Dint與
Figure 02_image003
實線中間的負斜率線）在t2的時間間隔內從VDD降低到感測放大器210的線性區域，其中t2可以基本等於t1/N（其中N是抽頭數）。因此，如果時鐘CLK的半週期大於時間間隔t2，則輸出共模電壓VCM_OUT越界進入感測放大器210的線性區域，其中感測放大器210沒有足夠的增益來在比較器230能夠準確地鎖存資料的電平處產生輸出差分信號Dint/
Figure 02_image003
。
圖3A示出了根據本公開另一方面的示例輸出共模電壓補償電路300的示意圖。總之，輸出共模電壓補償電路300包括參考接收器、副本接收器和回饋電路，該參考接收器被配置為生成參考輸出共模電壓VCM_REF，該參考輸出共模電壓VCM_REF以如參考圖2B討論的基於在參考感測放大器的差分輸出處實際上沒有DFE抽頭負載的斜率來從VDD顯著下降；副本接收器被配置為生成副本輸出共模電壓VCM_REP，該副本輸出共模電壓VCM_REP以如參考圖2B所討論的基於在副本感測放大器的差分輸出處的一組一個或多個DFE抽頭的斜率來從VDD顯著下降；回饋電路用於將副本輸出共模電壓VCM_REP調節為與參考輸出共模電壓VCM_REF基本相同。回饋電路還被耦接到資料信號接收器以將其輸出共模電壓調節為也與參考輸出共模電壓VCM_REF基本相同。
更具體地，輸出共模電壓補償電路300包括參考接收器335，該參考接收器335包括參考差分感測放大器（REF SA）340以及一組一個或多個參考（REF）差分DFE抽頭350。參考差分感測放大器340包括一對PMOS FET RF1和RF2、一對輸入差分NMOS FET RF3和RF4、以及尾部NMOS FET RF5。PMOS FET RF1和NMOS FET RF3被串聯耦接在第一（上部）電壓軌VDD與節點n2之間。類似地，PMOS FET RF2和NMOS FET RF4被串聯耦接在上部電壓軌VDD與節點n2之間。尾部NMOS FET RF5被耦接在節點n2與第二（下部）電壓軌（例如，接地）之間。
PMOS FET RF1和RF2包括用於接收時鐘CLK的閘極。尾部NMOS FET RF5包括用於接收時鐘CLK的閘極。該對輸入差分NMOS FET RF3和RF4包括用於接收共模電壓VCM的閘極，該共模電壓VCM與被施加給一個或多個其他資料信號接收器的輸入差分信號D/
Figure 02_image001
相關聯，如本文進一步討論的。參考差分感測放大器340被配置為將共模電壓VCM放大以在感測放大器340中具有被耦接在一起的端子的差分輸出處生成參考共模電壓VCM_REF。如圖所示，感測放大器340的差分輸出的端子被分別耦接在PMOS FET RF1/NMOS FET RF3和PMOS FET RF2/NMOS FET RF4之間。
該組一個或多個參考差分DFE抽頭350包括被分別耦接在參考差分感測放大器340的差分輸出的負端子和正端子與節點n21至n2M之間的成對的輸入差分NMOS FET TF1/
Figure 02_image015
至TFN/
Figure 02_image017
。該組一個或多個參考差分DFE抽頭350包括被分別耦接在節點n21至n2N與下部電壓軌之間的尾部NMOS FET CF1和CFN。成對的輸入差分NMOS FET TF1/
Figure 02_image015
至TFN/
Figure 02_image017
包括被耦接到下部電壓軌或接地的閘極，以關斷這些器件，使得基本沒有抽頭負載被呈現給參考差分感測放大器340的差分輸出。尾部NMOS FET CF1至CFN包括用於接收時鐘CLK的閘極。
補償電路300包括副本接收器305，副本接收器305包括副本差分感測放大器（REP SA）310以及一組一個或多個副本（REP）差分DFE抽頭320。副本差分感測放大器310包括一對PMOS FET RP1和RP2、一對輸入差分NMOS FET RP3和RP4、以及尾部NMOS FET RP5。PMOS FET RP1和NMOS FET RP3被串聯耦接在上部電壓軌VDD與節點n1之間。類似地，PMOS FET RP2和NMOS FET RP4被串聯耦接在上部電壓軌VDD與節點n1之間。尾部NMOS FET RP5被耦接在節點n1與下部電壓軌（例如，接地）之間。
PMOS FET RP1和RP2包括用於接收時鐘CLK的閘極。尾部NMOS FET RP5包括用於接收時鐘CLK的閘極。該對輸入差分NMOS FET RP3和RP4包括用於接收與輸入差分信號D/
Figure 02_image001
相關聯的共模電壓VCM的閘極。副本差分感測放大器310被配置為將共模電壓VCM放大以在感測放大器310的差分輸出處生成副本共模電壓VCM_REP。如圖所示，感測放大器310的差分輸出的端子被分別耦接在PMOS FET RP1/NMOS FET RP3與PMOS FET RP2/NMOS FET RP4之間。
該組一個或多個副本差分DFE抽頭320包括被分別耦接在副本差分感測放大器310的差分輸出的負端子和正端子與節點n11至n1N之間的成對的輸入差分NMOS FET TR1/
Figure 02_image019
至TRN/
Figure 02_image021
。該組一個或多個副本差分DFE抽頭320還包括被分別耦接在節點n11至n1N與下部電壓軌（例如，接地）之間的尾部NMOS FET TC1和TCN。成對的輸入差分NMOS FET TR1/
Figure 02_image019
至TRN/
Figure 02_image021
包括用於接收與輸入差分信號D/
Figure 02_image001
相關聯的共模電壓VCM的閘極，該電壓與之前討論的差分抽頭信號T1/
Figure 02_image011
至TN/
Figure 02_image013
的共模電壓基本相同。因此，該組一個或多個副本差分DFE抽頭320基本複製被呈現給資料接收器的感測放大器的差分輸出的抽頭負載。尾部NMOS FET TC1至TCN包括用於接收時鐘CLK的閘極。
補償電路300還包括回饋電路360，該回饋電路360包括比較器330、積分器370、一組電流源380以及一對級聯反相器332和334。比較器330包括被分別耦接到參考和副本接收器335和305的輸出的正和負輸入。在這方面，比較器330的正輸入被配置為接收參考共模電壓VCM_REF，並且比較器330的負輸入被配置為接收副本共模電壓VCM_REP。比較器330被配置為基於參考共模電壓VCM_REF與副本共模電壓VCM_REP的比較來生成資料輸出Q。比較器330可以類似於先前討論的比較器230來配置。
比較器330的輸出被耦接到積分器370的輸入。積分器370被配置為通過對來自比較器330的資料輸出Q進行積分來生成電流調節控制信號（CUR_ADJ）。積分器370包括輸出，在該輸出處生成CUR_ADJ控制信號，該輸出被耦接到組380的電流源382和384的控制輸入。電流源382和384被分別耦接在上部電壓軌VDD與副本接收器305的差分輸出的端子之間。級聯反相器332和334作為延遲元件進行操作以接收時鐘CLK來產生延遲時鐘CLK_D。延遲元件包括輸出，在該輸出處產生延遲時鐘CLK_D，該輸出被耦接到比較器330的時鐘輸入（例如，如在比較器230中的對應FET M11、M16和M19的閘極）。
圖3B示出了根據本公開的另一方面的補償電路300的示例參考和副本輸出共模電壓VCM_REF和VCM_REP的圖。圖的x軸或橫軸代表時間。圖的y軸或縱軸代表電壓（V）。x軸或橫軸上指示的時間t0代表時鐘CLK的上升邊緣。同樣，x軸或橫軸上指示的時間t3代表延遲時鐘CLK_D的上升邊緣。
補償電路300進行如下操作：時鐘CLK在時間t0的上升邊緣使參考接收器335（包括參考差分感測放大器340和該組一個或多個參考差分DFE抽頭350）生成參考共模電壓VCM_REF。同時，時鐘CLK在時間t0的上升邊緣也使副本接收器305（包括副本差分感測放大器310和該組一個或多個副本差分DFE抽頭320）生成副本共模電壓VCM_REP。在時間t0，參考共模電壓VCM_REF和副本共模電壓VCM_REP都從VDD開始以負斜率下降。參考共模電壓VCM_REF負斜率曲線是副本共模電壓VCM_REP的目標斜率曲線（例如，無抽頭負載曲線）。如這裡進一步討論的，回饋電路360調節副本共模電壓VCM_REP，使得它與參考共模電壓VCM_REF基本相同。
更具體地，考慮副本共模電壓VCM_REP 1以比參考共模電壓VCM_REF的負斜率更大的負斜率下降的情況。在這種情況下，到延遲時鐘CLK_D的上升邊緣的時間t3，參考共模電壓VCM_REF大於副本共模電壓VCM_REP 1。當電壓VCM_REF和VCM_REP 1被施加給比較器330的正和負輸入時，比較器330生成輸出資料Q作為邏輯一（1）。因此，針對每個後續時鐘週期，只要副本VCM_REP 1小於參考VCM_REF，比較器330生成Q作為連續邏輯一（1）。
積分器370對邏輯一（1）進行積分以增加電流調節控制信號CUR_ADJ。增加的電流調節控制信號CUR_ADJ使電流源382和384向副本接收器305的差分輸出施加更多電流以增加VCM_REP，直到它與VCM_REF基本相同。此時，由於比較器330的解析度有限，比較器330輸出Q作為交替的一（1）和零（0）；由此，使積分器370生成基本恒定的電流調節控制信號CUR_ADJ以維持VCM_REP與VCM_REF基本相同。
類似地，考慮副本共模電壓VCM_REP 2以比參考共模電壓VCM_REF的負斜率更小的負斜率下降的情況。在這種情況下，到延遲時鐘CLK_D的上升邊緣的時間t3，參考共模電壓VCM_REF小於副本共模電壓VCM_REP 2。當電壓VCM_REF和VCM_REP 2被施加給比較器330的正和負輸入時，比較器330生成輸出資料Q作為邏輯零（0）。因此，針對每個後續時鐘週期，只要副本VCM_REP 2大於參考VCM_REF，比較器330生成Q作為連續邏輯零（0）。
積分器370對邏輯零（0）進行積分以減小電流調節控制信號CUR_ADJ。減小的電流調節控制信號CUR_ADJ使電流源382和384向副本接收器305的差分輸出施加更少電流以減小VCM_REP，直到它與VCM_REF基本相同。此時，比較器330輸出Q作為交替的一（1）和零（0）；由此，使積分器370生成基本恒定的電流調節控制信號CUR_ADJ以維持VCM_REP與VCM_REF基本相同。
如本文進一步討論的，電流調節控制信號CUR_ADJ也被施加給在一個或多個資料接收器中的對應的類似情況的電流源以控制它的/它們的輸出共模電壓，使得其與參考輸出共模電壓VCM_REF基本相同。
圖4A示出了根據本公開的另一方面的包括一組一個或多個差分資料信號接收器405-1至405-M的示例資料接收器400的示意圖/方塊圖。在本示例中，該組差分資料信號接收器405-1至405-M被並聯耦接；也就是說，它們的所有差分輸入被耦接在一起以接收輸入差分信號
Figure 02_image005
。該組差分資料信號接收器405-1至405-M可以分別由一組不同相位時鐘CLK1至CLKM計時。基於輸入差分信號
Figure 02_image005
和該組不同相位時鐘CLK1至CLKM，該組差分資料信號接收器405-1至405-M被配置為分別生成一組資料輸出Q1至QM。資料輸出Q中的一些資料輸出可以被施加給時鐘和資料恢復（CDR）電路以生成時鐘CLK1至CLKM，而其他資料輸出可以被施加給DFE引擎以生成該組差分資料信號接收器405-1至405-M的差分抽頭信號。
該組差分資料信號接收器405-1至405-M的配置可以基本相同，其中差分資料信號接收器405-1作為示例用於描述目的。接收器405-1包括差分感測放大器410-1、一組一個或多個差分決策回饋等化器（DFE）抽頭420-1、比較器430-1以及一組電流源470-1。
差分感測放大器410-1包括一對PMOS FET M1和M2、一對輸入差分NMOS FET M3和M4、以及尾部NMOS FET M5。PMOS FET M1和NMOS FET M3被串聯耦接在第一（上部）電壓軌VDD與節點n1之間。類似地，PMOS FET M2和NMOS FET M4被串聯耦接在上部電壓軌VDD與節點n1之間。尾部NMOS FET M5被耦接在節點n1與第二（下部）電壓軌（例如，接地）之間。
PMOS FET M1和M2包括用於接收第一相位時鐘CLK1的閘極。尾部NMOS FET M5包括用於接收第一相位時鐘CLK1的閘極。該對輸入差分NMOS FET M3和M4包括用於接收輸入差分信號D/
Figure 02_image001
的閘極。差分感測放大器410-1被配置為將輸入差分信號D/
Figure 02_image001
放大以在感測放大器410-1的差分輸出處（例如，分別在該對輸入差分NMOS FET M3和M4的汲極處）生成輸出差分信號Dint/
Figure 02_image003
。
該組一個或多個差分DFE抽頭420-1包括被分別耦接在感測放大器410-1的差分輸出的負側和正側與節點n11至n1N之間的成對的輸入差分NMOS FET MT1/
Figure 02_image007
至MTN/
Figure 02_image009
。該組一個或多個差分DFE抽頭420-1還包括被分別耦接在節點n11至n1N與下部電壓軌（例如，接地）之間的尾部NMOS FET MC1和MCN。成對的輸入差分NMOS FET MT1/
Figure 02_image007
至MTN/
Figure 02_image009
包括分別用於接收由DFE引擎生成的差分抽頭信號T1/
Figure 02_image011
至T1/
Figure 02_image013
的閘極。尾部NMOS FET MC1至MCN包括用於接收第一相位時鐘CLK1的閘極。
比較器430-1包括被耦接到差分感測放大器410-1的差分輸出的差分輸入。比較器430-1可以被配置為類似於前面詳細討論的比較器230，其中輸入時鐘是第一相位時鐘CLK1。比較器430-1被配置為生成第一資料輸出Q1，第一資料輸出Q1可以被施加給CDR電路、DFE引擎和/或其他模組。
該組電流源470-1包括被耦接在上部電壓軌與感測放大器410-1的差分輸出的正和負端子之間的電流源472和474。電流源472和474包括控制輸入，該控制輸入被配置為從先前討論的輸出共模電壓補償電路300接收電流調節控制信號CUR_ADJ。因此，電流源472和474基於電流調節控制信號CUR_ADJ來向感測放大器410-1的差分輸出的正和負端子提供電流，使得在感測放大器410-1的差分輸出處的輸出差分信號Dint/
Figure 02_image003
的輸出共模電壓VCM_OUT被調節為與補償電路300的參考共模電壓VCM_REF基本相同。這確保了輸出共模電壓VCM_OUT被保持在感測放大器410-1的非線性區域中，使得它具有足夠的增益以在比較器430-1能夠從信號中準確地提取資料Q1的電平處生成輸出差分信號Dint/
Figure 02_image003
。
圖4B示出了根據本公開另一方面的示例輸入共模電壓源480的示意圖。共模電壓源480被配置為生成與輸入差分信號D/
Figure 02_image001
相關聯的共模電壓VCM。共模電壓源480包括被串聯耦接在該組差分資料信號接收器405-1至405-M的差分輸入之間的具有基本相同電阻（例如，32千歐）的兩個電阻器R。共模電壓VCM在電阻器R之間的節點處生成。
圖5示出了根據本公開的另一方面的處理輸入差分資料信號的示例性方法500的流程圖。方法500包括：將輸入差分資料信號放大以生成輸出差分資料信號（方塊510）。用於將輸入差分資料信號放大以生成輸出差分資料信號的構件的示例包括先前討論的差分感測放大器410-1至410-M中的任何一個。
方法500還包括：分別基於一組一個或多個差分決策回饋等化器（DFE）抽頭信號來修改輸出差分資料信號，所述修改輸出差分資料信號影響與輸出差分信號相關聯的輸出共模電壓（方塊520）。用於分別基於一組一個或多個差分決策回饋等化器（DFE）抽頭信號來修改輸出差分資料信號的構件的示例包括先前討論的各組一個或多個差分DFE抽頭420-1至420-M中的任何一個。
方法500還包括：調節輸出共模電壓，以補償對輸出共模電壓的影響，該影響是由於基於該組一個或多個差分DFE抽頭信號來對輸出差分資料信號進行修改而引起的（方塊530）。用於調節輸出共模電壓以補償由於基於該組一個或多個差分DFE抽頭信號來對輸出差分資料信號進行修改而引起的對輸出共模電壓的影響的構件的示例包括輸出共模電壓補償電路300。
圖6示出了根據本公開另一方面的示例性無線通訊設備600的方塊圖。無線通訊設備600可以採用以下形式因素：智慧型電話、臺式電腦、膝上型電腦、平板設備、物聯網（IoT）和其他類型的計算設備。
無線通訊設備600包括基帶積體電路（IC）或單晶片系統（SOC）610、收發器650以及至少一個天線660。基帶SOC 610包括至少一個數位信號處理核心620，資料接收器630以及輸出共模電壓（VCM）補償電路640。資料接收器630可以如前面討論地按照每個資料接收器400來配置。輸出VCM補償電路640可以如前面討論地按照每個補償電路300來配置。
至少一個天線660被耦接到收發器650的輸入以向收發器650提供從另一無線通訊設備無線接收到的射頻（RF）信號。收發器650處理RF信號以生成差分資料信號。收發器650包括被耦接到資料接收器630的差分輸入以向資料接收器630提供差分資料信號的差分輸出。資料接收器630處理差分資料信號，如參考資料接收器400討論的，以生成用於由數位信號處理核心620進行處理的輸出資料Q。
提供本公開的先前描述以使得本領域技術人員能夠製作或使用本公開。對於本領域技術人員來說，對本公開的各種修改將是很清楚的，並且在不脫離本公開的精神或範圍的情況下，本文中定義的一般原理可以應用於其他變化。因此，本公開不旨在限於本文中描述的示例，而是符合與本文中公開的原理和新穎特徵一致的最寬範圍。
100:資料通信系統 110:發射器 120:接收器 122:差分感測放大器 124:比較器 126:DFE引擎 130:差分傳輸線 200:接收器 210:差分感測放大器 220:差分判決回饋等化器（DFE）抽頭 230:比較器 232:差分鎖存器 234:置位-復位（SR）鎖存器 300:輸出共模電壓補償電路 305:副本接收器 310:副本差分感測放大器 320:副本（REP）差分DFE抽頭 330:比較器 332、334:一對級聯反相器 335:參考接收器 340:參考差分感測放大器 350:參考（REF）差分DFE抽頭 360:回饋電路 370:積分器 380:一組電流源 382、384:電流源 400:資料接收器 405-1至405-M:差分數據信號接收器 410-1:差分感測放大器 420-1:差分判決回饋等化器（DFE）抽頭 430-1:比較器 470-1 :一組電流源 480:共模電壓源 500:方法 510、520、530:方塊 600:無線通訊設備 610:單晶片系統 620:處理核心 630:資料接收器 640:輸出共模電壓（VCM）補償電路 650:收發器 660:天線
圖1A示出了根據本公開的一方面的示例資料通信系統的方塊圖；
圖1B示出了根據本公開的另一方面的與圖1A的資料通信系統相關聯的示例發射器輸出信號波形、接收器輸入信號波形和決策回饋等化器（DFE）補償信號波形的圖；
圖2A示出了根據本公開的另一方面的示例差分資料信號接收器的示意圖；
圖2B示出了根據本公開的另一方面的沒有DFE抽頭負載和具有N個DFE抽頭負載的圖2A的接收器中的感測放大器的示例差分輸出電壓的圖；
圖3A示出了根據本公開的另一方面的示例輸出共模電壓補償電路的示意圖；
圖3B示出了根據本公開的另一方面的圖3A的補償電路的示例副本和參考輸出共模電壓的圖；
圖4A示出了根據本公開的另一方面的另一示例差分資料信號接收器的示意圖/方塊圖；
圖4B示出了根據本公開的另一方面的示例輸入共模電壓源的示意圖；
圖5示出了根據本公開的另一方面的處理輸入差分資料信號的示例方法的流程圖；以及
圖6示出了根據本公開的另一方面的示例無線通訊設備的方塊圖。
300:輸出共模電壓補償電路
305:副本接收器
310:副本差分感測放大器
320:副本(REP)差分DFE抽頭
330:比較器
332、334:一對級聯反相器
335:參考接收器
340:參考差分感測放大器
350:參考(REF)差分DFE抽頭
360:回饋電路
370:積分器
380:一組電流源
382、384:電流源

Claims (27)

  1. 一種裝置，包括： 第一接收器，包括第一差分輸入和第一差分輸出，所述第一差分輸入用於接收差分資料信號； 第二接收器，包括第二差分輸入和第二差分輸出，所述第二差分輸入用於接收與所述差分資料信號相關聯的共模電壓，所述第二差分輸出包括被耦接在一起的端子； 第三接收器，包括第三差分輸入和第三差分輸出，所述第三差分輸入用於接收所述共模電壓，所述第三差分輸出包括被耦接在一起的端子；以及； 回饋電路，包括被分別耦接到所述第二差分輸出和所述第三差分輸出的輸入、以及被耦接到所述第一差分輸出和所述第二差分輸出的輸出。
  2. 根據請求項1所述的裝置，其中所述第二接收器包括差分感測放大器，所述差分感測放大器被耦接到所述第二差分輸入和所述第二差分輸出。
  3. 根據請求項2所述的裝置，其中所述差分感測放大器包括： 第一場效應電晶體FET和第二FET，被串聯耦接在第一電壓軌與節點之間，其中所述第一FET包括用於接收時鐘的閘極，其中所述第二FET包括被耦接到所述第二差分輸入的第一端子的閘極，並且其中所述第二差分輸出被耦接在所述第一FET與所述第二FET之間； 第三FET和第四FET，被串聯耦接在所述第一電壓軌與所述節點之間，其中所述第三FET包括用於接收所述時鐘的閘極，其中所述第四FET包括被耦接到所述第二差分輸入的第二端子的閘極，並且其中所述第二差分輸出被耦接在所述第三FET與所述第四FET之間；以及 第五FET，被耦接在所述節點與第二電壓軌之間。
  4. 根據請求項3所述的裝置，其中： 所述第一FET和所述第三FET中的每個FET包括p通道金屬氧化物半導體場效應電晶體PMOS FET；以及 所述第二FET、所述第四FET和所述第五FET中的每個FET包括n通道金屬氧化物半導體場效應電晶體NMOS FET。
  5. 根據請求項1所述的裝置，其中所述第二接收器包括被耦接在所述第二差分輸出與電壓軌之間的一組一個或多個差分決策回饋等化器DFE抽頭，其中所述一組一個或多個差分DFE抽頭包括用於接收所述共模電壓的一組一個或多個差分輸入。
  6. 根據請求項5所述的裝置，其中所述一組一個或多個差分DFE抽頭中的每個差分DFE抽頭包括： 第一場效應電晶體FET，被耦接在所述第二差分輸出與節點之間，其中所述第一FET包括用於接收所述共模電壓的閘極； 第二FET，被耦接在所述第二差分輸出與所述節點之間，其中所述第二FET包括用於接收所述共模電壓的閘極；以及 第三FET，被耦接在所述節點與所述電壓軌之間，其中所述第三FET包括用於接收時鐘的閘極。
  7. 根據請求項6所述的裝置，其中所述第一FET、所述第二FET和所述第三FET中的每個FET包括n通道金屬氧化物半導體場效應電晶體NMOS FET。
  8. 根據請求項1所述的裝置，其中所述第三接收器包括差分感測放大器，所述差分感測放大器被耦接到所述第三差分輸入和所述第三差分輸出。
  9. 根據請求項8所述的裝置，其中所述差分感測放大器包括： 第一場效應電晶體FET和第二FET，被串聯耦接在第一電壓軌與節點之間，其中所述第一FET包括用於接收時鐘的閘極，其中所述第二FET包括用於接收所述共模電壓的閘極，並且其中所述第三差分輸出被耦接在所述第一FET與所述第二FET之間； 第三FET和第四FET，被串聯耦接在所述第一電壓軌與所述節點之間，其中所述第三FET包括用於接收所述時鐘的閘極，其中所述第四FET包括用於接收所述共模電壓的閘極，並且其中所述第三差分輸出被耦接在所述第三FET與所述第四FET之間；以及 第五FET，被耦接在所述節點與第二電壓軌之間。
  10. 根據請求項9所述的裝置，其中： 所述第一FET和所述第三FET中的每個FET包括p通道金屬氧化物半導體場效應電晶體PMOS FET；以及 所述第二FET、所述第四FET和所述第五FET中的每個FET包括n通道金屬氧化物半導體場效應電晶體NMOS FET。
  11. 根據請求項1所述的裝置，其中所述第三接收器包括被耦接在所述第三差分輸出與電壓軌之間的一組一個或多個差分決策回饋等化器DFE抽頭，其中所述一組一個或多個差分DFE抽頭包括被耦接到電壓軌的一組一個或多個差分輸入。
  12. 根據請求項11所述的裝置，其中所述一組一個或多個差分DFE抽頭中的每個差分DFE抽頭包括： 第一場效應電晶體FET，被耦接在所述第三差分輸出與節點之間，其中所述第一FET包括被耦接到所述電壓軌的閘極； 第二FET，被耦接在所述第三差分輸出與所述節點之間，其中所述第二FET包括被耦接到所述電壓軌的閘極；以及 第三FET，被耦接在所述節點與所述電壓軌之間，其中所述第三FET包括用於接收時鐘的閘極。
  13. 根據請求項12所述的裝置，其中所述第一FET、所述第二FET和所述第三FET中的每個FET包括n通道金屬氧化物半導體場效應電晶體NMOS FET。
  14. 根據請求項1所述的裝置，其中所述回饋電路包括： 比較器，包括被分別耦接到所述第二差分輸出和所述第三差分輸出的輸入； 積分器，包括被耦接到所述比較器的輸出的輸入；以及 第一電流源，被耦接在電壓軌與所述第二差分輸出之間，其中所述第一電流源包括第一控制輸入，所述第一控制輸入被耦接到所述積分器的輸出；以及 第二電流源，被耦接在所述電壓軌與所述第二差分輸出之間，其中所述第二電流源包括第二控制輸入，所述第二控制輸入被耦接到所述積分器的輸出。
  15. 根據請求項14所述的裝置，其中所述第一接收器包括： 第三電流源，被耦接在所述電壓軌與所述第一差分輸出的第一端子之間，其中所述第三電流源包括第三控制輸入，所述第三控制輸入被耦接到所述積分器的輸出；以及 第四電流源，被耦接在所述電壓軌與所述第一差分輸出的第二端子之間，其中所述第四電流源包括第四控制輸入，所述第四控制輸入被耦接到所述積分器的輸出。
  16. 根據請求項14所述的裝置，其中所述回饋電路還包括延遲元件，所述延遲元件包括用於接收所述時鐘的輸入、以及被耦接到所述比較器的輸出。
  17. 根據請求項14所述的裝置，其中所述比較器包括： 差分鎖存器，包括被分別耦接到所述第二差分輸出和所述第三差分輸出的輸入、以及差分輸出，所述差分輸出包括第一端子和第二端子；以及 置位-復位SR鎖存器，包括置位和復位輸入、以及被耦接到所述積分器的輸入的輸出，所述置位和復位輸入被耦接到所述差分鎖存器的所述差分輸出的所述第一端子和所述第二端子。
  18. 一種裝置，包括： 第一差分感測放大器，被配置為：將輸入差分資料信號放大，以生成輸出差分資料信號； 第一組一個或多個差分決策回饋等化器DFE抽頭，被配置為基於一組一個或多個差分抽頭信號來修改所述輸出差分資料信號，其中所述第一組一個或多個差分DFE抽頭影響與所述輸出差分資料信號相關聯的第一輸出共模電壓；以及 補償電路，被配置為：調節所述第一輸出共模電壓，以補償所述第一組一個或多個差分DFE抽頭對所述第一輸出共模電壓的影響。
  19. 根據請求項18所述的裝置，其中所述補償電路包括： 第二差分感測放大器，被配置為：將與所述輸入差分資料信號相關聯的輸入共模電壓放大，以生成第二輸出共模電壓； 第二組一個或多個差分DFE抽頭，被配置為基於所述輸入共模電壓來修改所述第二輸出差分資料信號； 第三差分感測放大器，被配置為：將所述輸入共模電壓放大，以生成第三輸出共模電壓； 第四組一個或多個禁用差分DFE抽頭，被耦接到所述第三差分感測放大器的差分輸出，其中所述第三輸出共模電壓在所述差分輸出處生成；以及 回饋電路，被配置為基於所述第二輸出共模電壓和所述第三輸出共模電壓來調節所述第一輸出共模電壓。
  20. 根據請求項19所述的裝置，其中所述回饋電路包括： 比較器，被配置為基於所述第二輸出共模電壓和所述第三輸出共模電壓來生成資料； 積分器，被配置為：對所述資料進行積分，以生成控制信號；以及 第一組一個或多個電流源，被配置為：向所述第二差分感測放大器的差分輸出提供電流，以基於所述控制信號來調節所述第二輸出共模電壓。
  21. 根據請求項20所述的裝置，還包括： 第二組一個或多個電流源，被配置為：向所述第一差分感測放大器的差分輸出提供電流，以實現對所述第一輸出共模電壓的調節。
  22. 根據請求項21所述的裝置，其中： 所述第一組一個或多個電流源包括第一對電流源，所述第一對電流源被耦接在電壓軌與所述第二差分感測放大器的差分輸出之間；以及 所述第二組一個或多個電流源包括第二對電流源，所述第二對電流源被分別耦接在所述電壓軌與所述第一差分感測放大器的差分輸出的第一端子和第二端子之間。
  23. 一種方法，包括： 將輸入差分資料信號放大，以生成輸出差分資料信號； 基於一組一個或多個差分決策回饋等化器DFE抽頭信號，修改所述輸出差分資料信號，所述修改所述輸出差分資料信號影響與所述輸出差分信號相關聯的第一輸出共模電壓；以及 調節所述第一輸出共模電壓，以補償對所述第一輸出共模電壓的影響，所述影響是由於基於所述一組一個或多個差分DFE抽頭信號來對所述輸出差分資料信號進行修改而引起的。
  24. 根據請求項23所述的方法，其中調節所述第一輸出共模電壓包括： 將與所述輸入差分資料信號相關聯的輸入共模電壓放大，以生成第二輸出共模電壓； 基於所述輸入共模電壓，修改所述第二輸出共模電壓； 將所述輸入共模電壓放大，以生成第三輸出共模電壓； 將一組一個或多個禁用差分抽頭負載耦接到所述第三差分感測放大器的差分輸出，其中所述第三輸出共模電壓在所述差分輸出處生成；以及 基於所述第二輸出共模電壓和所述第三輸出共模電壓，調節所述第一輸出共模電壓。
  25. 根據請求項24所述的方法，其中調節所述第一輸出共模電壓包括： 基於所述第二輸出共模電壓與所述第三輸出共模電壓的比較，生成資料； 對所述資料進行積分，以生成控制信號； 向所述第二差分感測放大器的差分輸出提供電流，以基於所述控制信號來調節所述第二輸出共模電壓；以及 向所述第一差分感測放大器的差分輸出提供電流，以基於所述控制信號來調節所述第一輸出共模電壓。
  26. 一種無線通訊設備，包括： 至少一個天線； 收發器，被耦接到所述至少一個天線；以及 第一接收器，包括第一差分輸入和第一差分輸出，所述第一差分輸入被耦接到所述收發器； 第二接收器，包括第二差分輸入和第二差分輸出，所述第二差分輸入用於接收與在所述第一差分輸入處的差分資料信號相關聯的共模電壓，所述第二差分輸出包括被耦接在一起的端子； 第三接收器，包括第三差分輸入和第三差分輸出，所述第三差分輸入用於接收共模電壓，所述第三差分輸出包括被耦接在一起的端子；以及 回饋電路，包括被分別耦接到所述第二差分輸出和所述第三差分輸出的輸入、以及被耦接到所述第一差分輸出和所述第二差分輸出的輸出。
  27. 根據請求項26所述的無線通訊設備，其中： 所述第二接收器包括： 第一差分感測放大器，被耦接到所述第二差分輸入和所述第二差分輸出；以及 第一組一個或多個差分決策回饋等化器DFE抽頭，被耦接在所述第二差分輸出與電壓軌之間，其中所述第一組一個或多個差分DFE抽頭包括用於接收所述共模電壓的一組一個或多個差分輸入； 所述第三接收器包括： 第二差分感測放大器，被耦接到所述第三差分輸入和所述第三差分輸出；以及 第二組一個或多個差分DFE抽頭，被耦接在所述第三差分輸出與所述電壓軌之間，其中所述一組一個或多個差分DFE抽頭包括被耦接到所述電壓軌的一組一個或多個差分輸入。
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