CN110784191A - 锁存器电路 - Google Patents

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CN110784191A CN201811323673.5A CN201811323673A CN110784191A CN 110784191 A CN110784191 A CN 110784191A CN 201811323673 A CN201811323673 A CN 201811323673A CN 110784191 A CN110784191 A CN 110784191A
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Abstract

一种锁存器电路，包含输入电路、输出电路和开关电路。输入电路用于接收时钟信号和数据信号。输出电路耦接于输入电路，并耦接于第一电源端和第二电源端之间，用于依据时钟信号和数据信号产生输出信号。开关电路耦接于输出电路，其中当数据信号的电压电平切换时，开关电路断开第一电源端和第二电源端之间的导电路径。

Description

锁存器电路
技术领域
本公开文件有关一种锁存器电路，尤指一种具有可防止短路电流的开关电路的锁存器电路。
背景技术
传统的锁存器电路的输出信号转变时(例如，由数值1转变为数值0)，其所耦接的高电压源和低电压源会互相导通，因而产生短路电流。短路电流会使得输出信号产生波纹(ripple)，因而可能损坏后端电路(例如，数字模拟转换器)的元件。此外，波纹还会使得信号噪声比(signal to noise ratio)下降，以及总谐波失真(total harmonic distortion)上升。
发明内容
本公开文件提供一种锁存器电路，锁存器电路包含输入电路、输出电路和开关电路。输入电路用于接收时钟信号和数据信号。输出电路耦接于输入电路，并耦接于第一电源端和第二电源端之间，用于依据时钟信号和数据信号产生输出信号。开关电路耦接于输出电路，其中当数据信号的电压电平切换时，开关电路断开第一电源端和第二电源端之间的导电路径。
上述的锁存器电路可以增进信号噪声比，并降低总谐波失真。
附图说明
为让公开文件之上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1为根据本公开文件一实施例的数字模拟转换单元简化后的功能方框图。
图2为根据本公开文件一实施例的锁存器电路的电路示意图。
图3为根据图2的锁存器电路的一操作实施例简化后的时序变化图。
图4为第一转变阶段部分放大后的时序变化图。
图5为根据本公开文件另一实施例的锁存器电路的电路示意图。
具体实施方式
以下将配合相关图式来说明本公开文件的实施例。在图式中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本公开文件一实施例的数字模拟转换单元100简化后的功能方框图。数字模拟转换单元100包含锁存器电路110和120以及数字模拟转换器130。数字模拟转换器130包含电流源Iref1和Iref2、P型晶体管P1和P2以及N型晶体管N1和N2。晶体管P1和N1串联设置于电流源Iref1和Iref2之间，且晶体管P2和N2也串联设置于电流源Iref1和Iref2之间。为使图面简洁而易于说明，数字模拟转换单元100中的其他元件与连接关系并未绘示于图1中。
锁存器电路110用于依据数据信号Din控制晶体管P1和P2的切换操作。锁存器电路120则用于依据数据信号Din控制晶体管N1和N2的切换操作。通过锁存器电路110和锁存器电路120的配合操作，数字模拟转换器130可以自晶体管P1和N1之间输出反馈信号Fb，并自晶体管P2和N2之间输出反相反馈信号Fp。
实际上，数字模拟转换单元100可以应用于模拟数字转换器中。数据信号Din可以是模拟数字转换器利用各种动态元件匹配(dynamic element matching)演算法而产生。模拟数字转换器可依据反馈信号Fb和反相反馈信号Fp调整其输出，以降低因元件不匹配造成的输出误差。
图2为根据本公开文件一实施例的锁存器电路200的电路示意图。锁存器电路200可以是图1的锁存器电路110或锁存器电路120。锁存器电路200包含输入电路210、输出电路220和开关电路230。开关电路230耦接于第一电源端Vn1和第二电源端Vn2之间，且包含正相输出端Q和反相输出端QB。输入电路210耦接于正向输出端Q和反向输出端QB，用于接收时钟信号Clk和数据信号Din，且用于依据时钟信号Clk和数据信号Din导通正相输出端Q和第二电源端Vn2。输出电路220耦接于正相输出端Q和反相输出端QB，并耦接于第一电源端Vn1和第二电源端Vn2，用于依据时钟信号Clk和数据信号Din导通正相输出端Q和第一电源端Vn1，以于正相输出端Q产生输出信号So。
另外，锁存器电路200会自第一电源端Vn1接收第一参考电压VDD，以及自第二电源端Vn2接收第二参考电压VSS，其中第一参考电压VDD大于第二参考电压VSS。
输出电路220包含第一晶体管至第四晶体管M1～M4。第一晶体管M1耦接于第一电源端Vn1和第一节点N1之间，且其控制端耦接于正相输出端Q。第二晶体管M2耦接于第一电源端Vn1和第二节点N2之间，且其控制端耦接于反相输出端QB。第三晶体管M3耦接于第二电源端Vn2和第三节点N3之间，且其控制端耦接于正相输出端Q。第四晶体管M4耦接于第二电源端Vn2和第四节点N4之间，且其控制端耦接于反相输出端QB。
输出电路220将输出信号So通过正相输出端Q输出，并将反相输出信号Sb通过反相输出端QB输出，其中输出信号So和反相输出信号Sb的相位彼此相反。
开关电路230包含第五晶体管M5～第八晶体管M8。第五晶体管M5耦接于第一节点N1和反相输出端QB之间，且其控制端用于接收数据信号Din。第六晶体管M6耦接于第二节点N2和正相输出端Q之间，且其控制端用于接收反相数据信号Dip，其中数据信号Din和反相数据信号Dip的相位彼此相反。第七晶体管M7耦接于第三节点N3和反相输出端QB之间，且其控制端用于接收反相时钟信号Clkb，其中时钟信号Clk和反相时钟信号Clkb的相位彼此相反。第八晶体管M8耦接于第四节点N4和正相输出端Q之间，且其控制端用于接收反相时钟信号Clkb。
输入电路210包含第九晶体管至第十二晶体管M9～M12。第九晶体管M9耦接于反相输出端QB和第五节点N5之间，且其控制端用于接收时钟信号Clk。第十晶体管M10耦接于第五节点N5和第二电源端Vn2之间，且其控制端用于接收数据信号Din。第十一晶体管M11耦接于正相输出端Q和第六节点N6之间，且其控制端用于接收时钟信号Clk。第十二晶体管M12耦接于第六节点N6和第二电源端Vn2之间，且其控制端用于接收反相数据信号Dip。
换言之，第九晶体管M9和第十晶体管M10串联配置于反相输出端QB和第二电源端Vn2之间，且第十一晶体管M11和第十二晶体管M12串联配置于正相输出端Q和第二电源端Vn2之间。
在某些实施例中，第九晶体管M9和第十晶体管M10的位置可以互相交换，第十一晶体管M11和第十二晶体管M12的位置也可以互相交换。
实际上，第一晶体管M1、第二晶体管M2、第五晶体管M5和第六晶体管M6可以用各种合适的P型晶体管来实现。第三晶体管M3、第四晶体管M4以及第七晶体管至第十二晶体管M7～M12可以用各种合适的N型晶体管来实现。
图3为图2的锁存器电路200的一操作实施例的时序变化图。于第一转变阶段TR1中，假设锁存器电路200预先产生等于第二参考电压VSS的输出信号So，以及等于第一参考电压VDD的反相输出信号Sb(亦即，锁存器电路200预先于正相输出端Q储存了数值0，以及于反相输出端QB储存了数值1)。
当数据信号Din由第一低电压电平L1切换至第一高电压电平H1时，时钟信号Clk会先维持于第二低电压电平L2。此时，第一晶体管M1、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10和第十一晶体管M11会处于导通状态，而第二晶体管M2、第三晶体管M3、第五晶体管M5、第九晶体管M9和第十二晶体管M12会处于关断状态。
接着，时钟信号Clk会由第二低电压电平L2切换至第二高电压电平H2。因此，第九晶体管M9和第十一晶体管M11会切换至导通状态，而第七晶体管M7和第八晶体管M8会切换至关断状态。因此，反相输出端QB的反相输出信号Sb会等于第二参考电压VSS，使得正相输出端Q的输出信号So等于第一参考电压VDD(亦即，正相输出端Q输出数值1，反相输出端QB输出数值0)。
换言之，数据信号Din先由第一低电压电平L1切换至第一高电压电平H1，时钟信号Clk才由第二低电压电平L2切换至第二高电压电平H2。
因此，第五晶体管M5会先切换至关断状态，第九晶体管M9才切换至导通状态，使得第一电源端Vn1至第二电源端Vn2的导电路径在第一转变阶段TR1中维持断路。如此一来，便可避免产生自第一电源端Vn1流至第二电源端Vn2的短路电流。
于第一维持阶段TH1中，数据信号Din维持于第一高电压电平H1。此时，即使时钟信号Clk切换其电压电平，输出信号So仍会维持于第一参考电压VDD，反相输出信号Sb仍会维持于第二参考电压VSS(亦即，正相输出端Q储存数值1，反相输出端QB储存数值0)。
于第二转变阶段TR2中，当数据信号Din由第一高电压电平H1切换至第一低电压电平L1时，时钟信号Clk会先维持于第二低电压电平L2。此时，第二晶体管M2、第三晶体管M3、第五晶体管M5、第七晶体管M7、第八晶体管M8和第十二晶体管M12处于导通状态，第一晶体管M1、第四晶体管M4、第六晶体管M6、第九晶体管M9、第十晶体管M10和第十一晶体管M11处于关断状态。
接着，时钟信号Clk会由第二低电压电平L2切换至第二高电压电平H2。因此，第九晶体管M9和第十一晶体管M11会切换至导通状态，而第七晶体管M7和第八晶体管M8会切换至关断状态。因此，正相输出端Q的输出信号So会等于第二参考电压VSS，使得反相输出端QB的反相输出信号Sb等于第一参考电压VDD(亦即，正相输出端Q输出数值0，反相输出端QB输出数值1)。
换言之，数据信号Din先由第一高电压电平H1切换至第一低电压电平L1，时钟信号Clk才由第二低电压电平L2切换至第二高电压电平H2。
因此，第六晶体管M6会先切换至关断状态，第十一晶体管M11才切换至导通状态，使得第一电源端Vn1至第二电源端Vn2的导电路径在第二转变阶段TR2中维持断路。如此一来，便可避免产生自第一电源端Vn1流至第二电源端Vn2的短路电流。
另外，于第二转变阶段TR2中，在数据信号Din的电压改变之后，时钟信号Clk的电压改变之前，会因为第六晶体管M6切换至关断状态，而使得正相输出端Q处于短暂浮接(floating)状态。不过，由于锁存器电路200操作于高频，所以正相输出端Q的寄生电容足以于正相输出端Q浮接时维持其电压电平。因此，输出信号So仍可稳定维持于第一参考电压VDD(亦即，正相输出端Q仍可稳定储存数值1)。
于第二维持阶段TH2中，数据信号Din维持于第一低电压电平L1。此时，即使时钟信号Clk切换其电压电平，输出信号So仍会维持于第二参考电压VSS，反相输出信号Sb仍会维持于第一参考电压VDD(亦即，正相输出端Q储存数值0，反相输出端QB储存数值1)。
在本实施例中，通过调整第一晶体管M1及/或第二晶体管M2的宽长比，可控制输出信号So和反相输出信号Sb的交叉点(cross point)位置，以下将以图2配合图4进行说明。图4为第一转变阶段TR1部分放大后的时序变化图。如前所述，在第一转变阶段TR1中，当时钟信号Clk的电压电平切换，使得反相输出信号Sb的电压变化传递至第二晶体管M2的控制端时，第二晶体管M2会切换至导通状态以对正相输出端Q进行充电。
通过调整第二晶体管M2的宽长比(width-to-length ratio)，可以控制第二晶体管M2由关断状态切换至导通状态所需的反应时间，以及第二晶体管M2对正相输出端Q的充电速度。详细而言，第二晶体管M2的反应时间和充电速度皆负相关于第二晶体管M2的宽长比。
因此，在第一转变阶段TR1中，当时钟信号Clk的电压电平切换时，输出信号So上升至交叉点所需的时间长度T1会负相关于第二晶体管T2的宽长比。
相似地，在第二转变阶段TR2中，当时钟信号Clk的电压电平切换时，反相输出信号Sb上升至交叉点所需的时间长度会负相关于第一晶体管T1的宽长比。
若锁存器电路200是用于控制晶体管P1和P2的锁存器电路110，则输出信号So和反相输出信号Sb的交叉点可设置为低于图4所示的中间电压(例如，0.5V)。如此一来，便可确保晶体管P1和P2不会同时断开，以维持数字模拟转换器130的稳定性。
相似地，若锁存器电路200是用于控制晶体管N1和N2的锁存器电路120，则输出信号So和反相输出信号Sb的交叉点可设置为高于图4所示的中间电压值。如此一来，便可确保晶体管N1和N2不会同时断开。
图5为根据本公开文件另一实施例的锁存器电路500的电路示意图。锁存器电路500可以是图1的锁存器电路110或锁存器电路120。锁存器电路500包含输入电路210、输出电路520和开关电路530。
输出电路520包含第一晶体管至第四晶体管M1～M4。第一晶体管M1耦接于第一节点N1和反相输出端QB之间，且其控制端耦接于正相输出端Q。第二晶体管M2耦接于第二节点N2和正相输出端Q之间，且其控制端耦接于反相输出端QB。第三晶体管M3耦接于第三节点N3和反相输出端QB之间，且其控制端耦接于正相输出端Q。第四晶体管M4耦接于第四节点N4和正相输出端Q之间，且其控制端耦接于反相输出端QB。
开关电路530包含第五晶体管至第八晶体管M5～M8。第五晶体管M5耦接于第一节点N1和第一电源端Vn1之间，且其控制端用于接收数据信号Din。第六晶体管M6耦接于第二节点N2和第一电源端Vn1之间，且其控制端用于接收反相数据信号Dip。第七晶体管M7耦接于第三节点N3和第二电源端Vn2之间，且其控制端用于接收反相时钟信号Clkb。第八晶体管M8耦接于第四节点N4和第二电源端Vn2之间，且其控制端用于接收反相时钟信号Clkb。
锁存器电路500的操作方式、优点以及其余元件的连接方式，皆相似于锁存器电路200，为简洁起见，在此不重复赘述。
综上所述，当数据信号Din的电压电平切换时，锁存器电路200和500会将第一电源端Vn1至第二电源端Vn2的导电路径切换至关断状态。因此，当正相输出端Q或反相输出端QB转变时，锁存器电路200和500能防止自第一电源端Vn1流至第二电源端Vn2的短路电流产生。
换言之，锁存器电路200、500可以增进信号噪声比，并降低总谐波失真。
在说明书及权利要求中使用了某些词汇来指称特定的元件。然而，所属技术领域中普通技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异来作为区分的基准。在说明书及权利要求所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的「及/或」的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的含义。
以上仅为本公开文件的优选实施例，凡依本公开文件权利要求所做的均等变化与修改，皆应属本公开文件的涵盖范围。
符号说明
100：数字模拟转换单元
110、120、200：锁存器电路
130：数字模拟转换器
210：输入电路
220、520：输出电路
230、530：开关电路
Iref1～Iref2：电流源
M1～M12：第一晶体管～第十二晶体管
N1～N6：第一节点～第六节点
N1、N2、P1、P2：晶体管
Clk：时钟信号
Clkb：反相时钟信号
Din：数据信号
Dip：反相数据信号
Fb：反馈信号
Fp：反相反馈信号
Q：正相输出端
QB：反相输出端
Vn1～Vn2：第一电源端～第二电源端
VDD：第一参考电压
VSS：第二参考电压
So：输出信号
Sb：反相输出信号
TR1～TR2：第一转变阶段～第二转变阶段
TH1～TH2：第一维持阶段～第二维持阶段
T1：时间长度
L1～L2：第一低电压电平～第二低电压电平
H1～H2：第一高电压电平～第二高电压电平。

Claims (10)

1.一种锁存器电路，包含：
一开关电路，耦接于一第一电源端和一第二电源端之间，包含一正相输出端和一反相输出端；
一输入电路，耦接于该正向输出端和该反向输出端，用于接收一时钟信号和一数据信号，用于依据该时钟信号和该数据信号导通该正相输出端和该第二电源端；以及
一输出电路，耦接于该正相输出端和该反相输出端，并耦接于该第一电源端和该第二电源端，用于依据该时钟信号和该数据信号导通该正相输出端和该第一电源端，以于该正相输出端产生一输出信号；
其中当该数据信号的电压电平切换时，该开关电路断开该第一电源端和该第二电源端之间的一导电路径。
2.如权利要求1所述的锁存器电路，其中，该输出电路还用于产生反相于该输出信号的一反相输出信号，
其中当该时钟信号的电压电平切换时，该输出电路控制该输出信号和该反相输出信号的一交叉点。
3.如权利要求1所述的锁存器电路，其中，该输出电路包含：
一第一晶体管，耦接于该第一电源端和一第一节点之间，且其控制端耦接于该正相输出端；
一第二晶体管，耦接于该第一电源端和一第二节点之间，且其控制端耦接于该反相输出端；
一第三晶体管，耦接于该第二电源端和一第三节点之间，且其控制端耦接于该正相输出端；以及
一第四晶体管，耦接于该第二电源端和一第四节点之间，且其控制端耦接于该反相输出端。
4.如权利要求3所述的锁存器电路，其中，该开关电路包含：
一第五晶体管，耦接于该第一节点和该反相输出端之间，且其控制端用于接收该数据信号；
一第六晶体管，耦接于该第二节点和该正相输出端之间，且其控制端用于接收反相于该数据信号的一反相数据信号；
一第七晶体管，耦接于该第三节点和该反相输出端之间，且其控制端用于接收反相于该时钟信号的一反相时钟信号；以及
一第八晶体管，耦接于该第四节点和该正相输出端之间，且其控制端用于接收该反相时钟信号。
5.如权利要求1所述的锁存器电路，其中，该输出电路包含：
一第一晶体管，耦接于一第一节点和该反相输出端之间，且其控制端耦接于该正相输出端；
一第二晶体管，耦接于一第二节点和该正相输出端之间，且其控制端耦接于该反相输出端；
一第三晶体管，耦接于一第三节点和该反相输出端之间，且其控制端耦接于该正相输出端；以及
一第四晶体管，耦接于一第四节点和该正相输出端之间，且其控制端耦接于该反相输出端。
6.如权利要求5所述的锁存器电路，其中，该开关电路包含：
一第五晶体管，耦接于该第一节点和该第一电源端之间，且其控制端用于接收该数据信号；
一第六晶体管，耦接于该第二节点和该第一电源端之间，且其控制端用于接收反相于该数据信号的一反相数据信号；
一第七晶体管，耦接于该第三节点和该第二电源端之间，且其控制端用于接收该时钟信号；以及
一第八晶体管，耦接于该第四节点和该第二电源端之间，且其控制端用于接收该时钟信号。
7.如权利要求3或5所述的锁存器电路，其中，该输出电路还用于产生反相于该输出信号的一反相输出信号，
其中当该时钟信号的电压电平切换时，该输出信号经过一时间长度上升至该输出信号和该反相输出信号的一交叉点，且该时间长度负相关于该第二晶体管的宽长比。
8.如权利要求4或6所述的锁存器电路，其中，该输入电路包含：
一第九晶体管，其控制端用于接收该时钟信号；
一第十晶体管，其控制端用于接收该数据信号，其中该第九晶体管和该第十晶体管串联配置于该反相输出端和该第二电源端之间；
一第十一晶体管，其控制端用于接收该时钟信号；以及
一第十二晶体管，其控制端用于接收该反相数据信号，其中该第十一晶体管和该第十二晶体管串联配置于该正相输出端和该第二电源端之间。
9.如权利要求8所述的锁存器电路，其中，该第五晶体管先切换至关断状态以断开该导电路径，该第九晶体管才切换至导通状态。
10.如权利要求8所述的锁存器电路，其中，该数据信号先由一第一低电压电平切换至一第一高电压电平，该时钟信号才由一第二低电压电平切换至一第二高电压电平。
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