JP3579325B2 - レギュレータ回路 - Google Patents
レギュレータ回路 Download PDFInfo
- Publication number
- JP3579325B2 JP3579325B2 JP2000150258A JP2000150258A JP3579325B2 JP 3579325 B2 JP3579325 B2 JP 3579325B2 JP 2000150258 A JP2000150258 A JP 2000150258A JP 2000150258 A JP2000150258 A JP 2000150258A JP 3579325 B2 JP3579325 B2 JP 3579325B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の属する技術分野】
この発明は、PWM方式の昇圧または降圧の機能を備えたレギュレータに関し、特にMOS構造のトランジスタをスイッチング素子に使用したスイッチングレギュレータに関するものである。
【0002】
【従来の技術】
入力電圧VDDの変化によらずに一定電圧を出力するために、昇圧あるいは降圧機能を備えたPWM(Pulse Width Modulation)方式のスイッチングレギュレータが従来より用いられている。このスイッチングレギュレータは、近年、半導体集積回路として形成されている。
【0003】
このようなスイッチングレギュレータにおいては、内蔵した小型バッテリの出力を入力電圧VDDとして使用することが多い。このため、動作時間を長くするために、低消費電力化を進めることが要求される。そこで、スイッチング素子としてバイポーラ構造のトランジスタを使用したときに発生するベース電流によるロスをなくすために、通常、バイポーラ構造のトランジスタに換えてMOS構造のトランジスタが使用されている。
【0004】
ここで、MOSトランジスタを使用した場合、ゲートには電流が流れないという利点がある。しかし、別の問題として、効率を上げるためにゲートに十分に高い電圧を印加する必要がでてくる。よって、前記レギュレータ回路においては、MOSトランジスタのゲートをドライブするための電圧を別に生成する必要がある。
【0005】
また、レギュレータシステムによっては、単一の電圧のみではなく、使用するIC、LSIなどの電子部品に応じて、複数の電圧を供給することも要求される。さらに、仕様によっては通常動作状態にないとき(以下スタンバイ時と記す)でも、マイコンなどの一部の電子部品へは一定の電圧を供給し続けることが要求される。この場合、必要とする電流値は通常動作時に比べて十分に少ない値であり、スイッチングレギュレータでは効率が悪くなってしまうため、シリーズレギュレータを使用して電流の供給が行われる。
【0006】
以下に、従来のスイッチングレギュレータについて説明する。図9は、従来のスイッチングレギュレータの構成を示す回路図である。
【0007】
このスイッチングレギュレータでは、通常動作時にのみ、出力電圧Vo1、Vo2を負荷に供給し、また通常動作時とスタンバイ時のいずれも出力電圧Vo3を負荷に供給する。nチャネルMOSトランジスタ(以下nMOSトランジスタ)M1とnMOSトランジスタM2がスイッチングレギュレータの降圧動作を、nMOSトランジスタM3とnMOSトランジスタM4が昇圧動作を行う。このとき、nMOSトランジスタM1とnMOSトランジスタM2には、互いに逆相のPWM波が入力される。nMOSトランジスタM3とnMOSトランジスタM4にも、互いに逆相のPWM波が入力される。
【0008】
出力電圧Vo3が低下した場合、nMOSトランジスタM1及びnMOSトランジスタM3に入力されるPWM波のデューティ(Duty)が広がって出力電圧Vo3を上昇させる。逆に、出力電圧Vo3が上昇した場合は、PWM波のデューティが狭くなって出力電圧Vo3を低下させる。このようにして、出力電圧Vo3に安定した電圧が得られる。スタンバイ時には、nMOSトランジスタM1〜M4はオフ状態になり、pチャネルMOSトランジスタ(以下pMOSトランジスタ)M5のゲート電圧をリニアに制御することでこのpMOSトランジスタM5をオン状態にし、出力電圧Vo3に電圧を供給する。
【0009】
nMOSトランジスタM6は、通常動作時にスイッチ回路103の切り換えによりオン状態になり、出力電圧Vo1に電圧を供給する。また、出力電圧Vo2には、nMOSトランジスタM7とnMOSトランジスタM8によって昇圧された電圧が、これも通常動作時のみ供給される。前に述べたように、これらnMOSトランジスタM1〜M4、M6〜M8のゲートには効率を上げるために十分に高い電圧を供給する必要がある。このための電圧を、コイルL5、nMOSトランジスタM9、ダイオードD1を使った昇圧回路で生成する。
【0010】
ここで、このスイッチングレギュレータがスタンバイ状態から通常動作状態に移行するときを考えてみる。この切り換えは、マイコンなどからのコントロール信号によって行われる。
【0011】
まず、スタンバイ状態では、各出力電圧VG、Vo1、Vo2はそれぞれオフ状態となっている。
【0012】
スタンバイ状態から動作状態に切り換える信号STNが“H”→“L”となったとき、スイッチングレギュレータが動作状態となり、各出力電圧VG、Vol、Vo2が出力される。出力電圧VGは、クロック回路101、102、104、及びスイッチ回路103からnMOSトランジスタM1〜M4、M6〜M8に出力される信号の電圧レベルとなる。図9に示す回路では、STN信号が“H”→“L”になったとき、各出力電圧VG、Vo1、Vo2は同時に起動しようとするが、一般にレギュレータ回路では、出力電圧の平滑化のための容量の存在等により、起動時に大電流が瞬時に流れ込む。通常、電源に使用される小型バッテリには、無視できない内部インピーダンスが存在する。このインピーダンスは、バッテリを使用するに従って増大していく。よって、起動時に大電流が流れると、入力電圧VDDとして実際に出力される電圧値がその分低下することになる。
【0013】
【発明が解決しようとする課題】
しかしながら、MOSトランジスタの素子特性のばらつき、特にしきい値電圧(Vth)のばらつきによっては、この影響を受けて図10の実線に示すように、電圧VGが十分に上昇しない場合がある。この場合、各nMOSトランジスタM1〜M4、M6〜M8に供給されるゲート電圧は十分に上昇しない。
【0014】
このような状態になると、各nMOSトランジスタのオン抵抗も低下せず、nMOSトランジスタのドレイン〜ソース間で望ましくない電圧降下が生じてしまい、出力電圧Vo1、Vo2に十分な電圧が得られない。スイッチングレギュレータはこれらのMOSトランジスタがスイッチとして動作するという前提で設計されており、本来のレギュレータシステムとして正常な動作状態に入ることができないまま停止してしまう。
【0015】
この現象は、スタンバイ状態から動作状態に切り換える信号STNを用いずに、入力電圧VDDを投入することで通常動作状態に起動する場合でも、同様に発生する。この場合は、出力電圧Vo3も初期状態ではオフであるため、スタンバイ状態から通常動作状態に移行するときよりもさらにシステムは不安定になりやすい。つまり、スタンバイ状態を有しないレギュレータシステムにおいても、同様の問題があるといえる。
【0016】
そこでこの発明は、前記課題に鑑みてなされたものであり、起動時及びモード切り換え時に、内蔵された素子の特性のばらつきに影響されることなく、誤動作を防止し安定した動作が可能なレギュレータ回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る一態様のレギュレータ回路は、MOS構造トランジスタをスイッチング素子として用いて昇圧/降圧の動作を行い、所望の電圧を出力する電圧生成回路と、前記MOS構造トランジスタのゲートに印加される電圧レベルが所定電圧以上であるか否かを検出する検出回路と、前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路を構成する前記MOS構造トランジスタの動作を制御する制御信号を生成する制御回路とを具備することを特徴とする。
【0018】
この発明に係る他の態様のレギュレータ回路は、MOS構造トランジスタをスイッチング素子として用いて昇圧/降圧の動作を行い、第1の所望電圧を生成する電圧生成回路と、MOS構造トランジスタをスイッチング素子として用いて、前記電圧生成回路により生成された前記第1の所望電圧を昇圧し、第2の所望電圧を生成する昇圧回路と、前記第1の所望電圧及び第2の所望電圧を出力するか否かを切り換える出力スイッチ回路と、前記電圧生成回路を構成する前記MOS構造トランジスタ及び前記昇圧回路を構成する前記MOS構造トランジスタのゲートに印加される電圧レベルを生成して出力する電圧出力回路と、前記電圧出力回路より出力された電圧レベルが所定電圧以上であるか否かを検出する検出回路と、前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路、前記昇圧回路、及び出力スイッチ回路を構成する前記MOS構造トランジスタの動作を制御する制御信号を生成する制御回路とを具備することを特徴とする。
【0021】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【0022】
図1は、この発明の実施の形態のレギュレータ回路の構成を示す回路図である。
【0023】
図1に示すレギュレータ回路は、電圧生成回路11、出力スイッチ回路12、昇圧回路13、電圧出力回路14、検出回路15、NOR回路16を有する。
【0024】
前記電圧生成回路11は、MOS構造トランジスタ(以下MOSトランジスタ)をスイッチング素子として用い、入力電圧VDDを使って昇圧及び降圧の動作を行い、第1の所望電圧を生成する。なお、電圧生成回路11は、昇圧及び降圧の一方のみを行うものであってもよい。前記昇圧回路13は、MOSトランジスタをスイッチング素子として用いて、電圧生成回路11により生成された第1の所望電圧を昇圧し、第2の所望電圧を生成する。前記出力スイッチ回路12は、前記第1の所望電圧及び第2の所望電圧を出力するか否かを切り換える回路である。
【0025】
前記電圧出力回路14は、入力電圧VDDを昇圧して、電圧生成回路11を構成するMOSトランジスタ、及び昇圧回路13を構成するMOSトランジスタのゲートに印加する電圧レベルを生成して出力する。前記検出回路15は、電圧出力回路14より出力された電圧レベルが所定電圧以上であるか否か、すなわち前記MOSトランジスタのしきい値電圧以上であるか否かを検出する。前記NOR回路16は、検出回路15の検出結果に応じて検出回路15から出力される信号と、動作状態への移行を指示する信号との論理和否定演算を行い、電圧生成回路11、昇圧回路13、及び出力スイッチ回路12の動作を制御する制御信号を出力する。なお以下では、半導体集積回路が通常動作状態に移行するための待機状態を有しており、こうしたスタンバイ状態から通常動作状態へ移行する場合の動作を説明するが、図1に示すレギュレータ回路は、電源の投入により通常動作状態に移行するときにも全く同様に適用できる。
【0026】
次に、図1に示すレギュレータ回路の接続を詳細に説明する。
【0027】
図1に示すように、入力電圧VDDはnMOSトランジスタM1のドレインに入力され、このnMOSトランジスタM1のソースはコイルL1の一端に接続されると共に、nMOSトランジスタM2のドレインに接続される。nMOSトランジスタM1のゲート、及びnMOSトランジスタM2のゲートは、それぞれクロック回路21に接続される。そして、クロック回路21より、nMOSトランジスタM1のゲートにはクロック信号φ1が入力され、nMOSトランジスタM2のゲートにはクロック信号/φ1が入力される。前記/は反転信号であることを示す。クロック回路21には、クロック信号φ1、/φ1の出力を制御するSTN.DET信号が入力される。
【0028】
前記コイルL1の他端は、nMOSトランジスタM3のドレインに接続されると共に、nMOSトランジスタM4のソースに接続される。nMOSトランジスタM4のドレインは、コイルL2の一端に接続されると共に、コンデンサC1の一端、pMOSトランジスタM5のドレインにそれぞれ接続される。pMOSトランジスタM5のソースには、入力電圧VDDが入力される。pMOSトランジスタM5のゲートには、STN.DET信号が入力される。
【0029】
前記nMOSトランジスタM3のゲート、及びnMOSトランジスタM4のゲートは、それぞれクロック回路22に接続される。そして、クロック回路22より、nMOSトランジスタM3のゲートにはクロック信号φ2が入力され、nMOSトランジスタM4のゲートにはクロック信号/φ2が入力される。クロック回路22には、クロック信号φ2、/φ2の出力を制御するSTN.DET信号が入力される。コイルL2の他端は、コンデンサC2の一端に接続される。そして、コイルL2の他端からは、出力電圧Vo3が出力される。以上の回路ブロックが前記電圧生成回路11を構成する。
【0030】
前記コイルL2の他端は、nMOSトランジスタM6のドレインに接続される。nMOSトランジスタM6のゲートはスイッチ回路23に接続され、このゲートにはスイッチ回路23よりS1信号が入力される。スイッチ回路23には、S1信号の出力を制御するSTN.DET信号が入力される。さらに、nMOSトランジスタM6のソースは、コンデンサC3の一端に接続される。そして、nMOSトランジスタM6のソースからは、出力電圧Vo1が出力される。以上の回路ブロックが前記出力スイッチ回路12を構成する。
【0031】
前記nMOSトランジスタM6のソースは、コイルL3の一端に接続される。このコイルL3の他端は、nMOSトランジスタM7のドレインに接続されると共に、nMOSトランジスタM8のソースに接続される。nMOSトランジスタM7のゲート、及びnMOSトランジスタM8のゲートは、それぞれクロック回路24に接続される。そして、クロック回路24より、nMOSトランジスタM7のゲートにはクロック信号φ3が入力され、nMOSトランジスタM8のゲートにはクロック信号/φ3が入力される。クロック回路24には、クロック信号φ3、/φ3の出力を制御するSTN.DET信号が入力される。
【0032】
前記nMOSトランジスタM8のドレインは、コイルL4の一端に接続されると共に、コンデンサC4の一端に接続される。コイルL4の他端は、コンデンサC5の一端に接続される。そして、コイルL4の他端からは、出力電圧Vo2が出力される。以上の回路ブロックが前記昇圧回路13を構成する。
【0033】
また、前記入力電圧VDDはコイルL5の一端に入力される。このコイルL5の他端は、nMOSトランジスタM9のドレインに入力されると共に、ダイオードD1のアノードに接続される。nMOSトランジスタM9のゲートは、クロック回路25に接続される。そして、クロック回路25より、nMOSトランジスタM9のゲートにはクロック信号φ0が入力される。このクロック回路25には、クロック信号φ0の出力を制御するスタンバイ信号STNが入力される。ダイオードD1のカソードはコンデンサC6の一端に入力されると共に、このカソードからは出力電圧VGが出力される。以上の回路ブロックが前記電圧出力回路14を構成する。前記クロック回路21、22、24及び25の構成は後で詳述する。
【0034】
前記ダイオードD1のカソードから出力される出力電圧VGは、検出回路15の入力部に入力される。この検出回路15の出力部は、NOR回路16の第1端子に接続される。NOR回路16の第2端子には、スタンバイ信号STNが入力される。そして、NOR回路16の出力部からは、前記STN.DET信号が出力される。
【0035】
なお、nMOSトランジスタM2、M3、M7、及びM9のそれぞれのソースには接地電位が供給される。また、コンデンサC1、C2、C3、C4、C5、及びC6のそれぞれの他端にも接地電位が供給される。
【0036】
次に、図1に示すレギュレータ回路の動作について説明する。
【0037】
このスイッチングレギュレータでは、通常動作時にのみ、出力電圧Vo1、Vo2を負荷に供給し、また通常動作時とスタンバイ時のいずれも出力電圧Vo3を負荷に供給する。nMOSトランジスタM1とnMOSトランジスタM2がスイッチングレギュレータの降圧動作を行い、nMOSトランジスタM3とnMOSトランジスタM4が昇圧動作を行う。このとき、nMOSトランジスタM1のゲートには、PWM波であるクロック信号φ1が入力され、nMOSトランジスタM2のゲートには、クロック信号φ1の逆相のPWM波であるクロック信号/φ1が入力される。nMOSトランジスタM3のゲートとnMOSトランジスタM4のゲートにも、逆相のPWM波であるクロック信号φ2とクロック信号/φ2がそれぞれ入力される。
【0038】
通常動作時において、出力電圧Vo3が低下した場合、nMOSトランジスタM1のゲート及びnMOSトランジスタM3のゲートにそれぞれ入力されるクロック信号φ1、クロック信号φ2のデューティ(Duty)が広がって出力電圧Vo3を上昇させる。逆に、出力電圧Vo3が上昇した場合は、前記クロック信号φ1、クロック信号φ2のデューティが狭くなって出力電圧Vo3を低下させる。このようにして、出力電圧Vo3が安定した電圧となる。
【0039】
スタンバイ時には、nMOSトランジスタM1〜M4はオフ状態になり、またpMOSトランジスタM5のゲート電圧をリニアに制御することによりpMOSトランジスタM5をオン状態にし、出力電圧Vo3に電圧を供給する。
【0040】
また、通常動作時には、nMOSトランジスタM6はオン状態になり、出力電圧Vo1に電圧が供給される。また、nMOSトランジスタM7とnMOSトランジスタM8によって昇圧された電圧が出力電圧Vo2に、これも通常動作時のみ供給される。
【0041】
前に述べたように、これらnMOSトランジスタM1〜M4、M6〜M8のゲートには、効率を上げるために、これらトランジスタを確実に導通状態にするような十分に高い電圧を供給する必要がある。このための電圧VGを、コイルL5、nMOSトランジスタM9、ダイオードD1を使った電圧出力回路14で生成する。
【0042】
ここで、このスイッチングレギュレータがスタンバイ状態から通常動作状態に移行するときを考えてみる。この状態の切り換えは、マイコンなどからのコントロール信号によって行われる。ここでは、このコントロール信号をSTN信号として説明する。STN信号は、“H”のときにスタンバイ状態を指示し、“L”のときに動作状態を指示する信号である。
【0043】
まず、スタンバイ状態では、各出力電圧VG、Vo1、Vo2はいずれも出力されない状態となっている。スタンバイ状態から動作状態に切り換える、STN信号が“H”→“L”となったとき、クロック回路25からクロック信号φ0がnMOSトランジスタM9のゲートに出力される。この結果、電圧VGが昇圧され、検出回路15に入力される。
【0044】
図2または図3に、この検出回路15の回路図を示す。検出回路15の構成は後で詳述する。この検出回路15では、電圧VGが所定電位以上になったとき、詳しくは電圧VGがnMOSトランジスタM1〜M4、M6〜M8のしきい値電圧を十分に上回ったとき、すなわち電圧VGがnMOSトランジスタM1〜M4、M6〜M8を確実にオン状態(導通状態)にするゲート電圧以上になったとき、検出回路15から出力されるDET信号が“L”となり、NOR回路16の第1端子に入力される。このとき、NOR回路16の第2端子には、“L”のSTN信号が入力されている。この結果、NOR回路16の出力であるSTN.DET信号は“L”から“H”に変わる。
【0045】
前記STN.DET信号は、クロック回路21、22、24、及びスイッチ回路23にそれぞれ入力されている。前記クロック回路21は、STN.DET信号が“L”のとき、nMOSトランジスタM1、M2のゲートに接地電位を供給し、これらnMOSトランジスタM1、M2をオフ状態にする。そして、クロック回路21は、STN.DET信号が“H”になったとき、前述したように、クロック信号φ1をnMOSトランジスタM1のゲートに、クロック信号/φ1をnMOSトランジスタM2のゲートにそれぞれ出力する。
【0046】
前記クロック回路22は、STN.DET信号が“L”のとき、nMOSトランジスタM3、M4のゲートに接地電位を供給し、これらnMOSトランジスタM3、M4をオフ状態にする。そして、クロック回路22は、STN.DET信号が“H”になったとき、前述したように、クロック信号φ2をnMOSトランジスタM3のゲートに、クロック信号/φ2をnMOSトランジスタM4のゲートにそれぞれ出力する。
【0047】
前記スイッチ回路23は、STN.DET信号が“L”のとき、nMOSトランジスタM6のゲートに接地電位を供給し、nMOSトランジスタM6をオフ状態にする。一方、STN.DET信号が“H”になったとき、nMOSトランジスタM6のゲートに電位VGを供給し、nMOSトランジスタM6をオン状態にする。
【0048】
さらに、前記クロック回路24は、STN.DET信号が“L”のとき、nMOSトランジスタM7、M8のゲートに接地電位を供給し、これらnMOSトランジスタM7、M8をオフ状態にする。そして、前記クロック回路24は、STN.DET信号が“H”になったとき、前述したように、クロック信号φ3をnMOSトランジスタM7のゲートに、クロック信号/φ3をnMOSトランジスタM8のゲートにそれぞれ出力する。
【0049】
なお、クロック回路21、22、24から出力されるクロック信号φ1、φ2、φ3の電圧レベルは、電圧出力回路14にて昇圧された電圧VGの電圧レベルとなる。これにより、nMOSトランジスタM1〜M4、nMOSトランジスタM6〜M8のオン状態、オフ状態の切り換えを確実に行うことができる。
【0050】
また、pMOSトランジスタM5のゲートには、STN.DET信号が入力される。スタンバイ時、すなわちSTN.DET信号が“L”のときには、pMOSトランジスタM5のゲート電圧がリニアに制御され、このpMOSトランジスタM5がオン状態に保たれる。動作状態、すなわちSTN.DET信号が“H”のときには、pMOSトランジスタM5のゲート電圧が“H”になり、このpMOSトランジスタM5がオフ状態になる。
【0051】
このように、前記NOR回路16から出力されるSTN.DET信号により、電圧生成回路11、出力スイッチ回路12、及び昇圧回路13におけるスタンバイ状態と動作状態の切り換えを制御する。そして、図4に示すように、出力電圧Vo1、Vo2の立ち上がりを、電圧VGの立ち上がりより遅延させる。すなわち、電圧VGが立ち上がった後、出力電圧Vo1、Vo2が立ち上がるようにする。この機能により、各トランジスタのオン抵抗が十分に低下してから本来のスイッチングレギュレータ回路を起動することが可能となり、起動時の不具合を防止することができる。
【0052】
次に、前記検出回路15の構成について説明する。
【0053】
図2は、検出回路の構成例を示す回路図である。
【0054】
図2に示すように、nMOSトランジスタM10のドレインには抵抗R0を介して入力電圧VDDが入力され、そのソースには接地電位が供給されている。nMOSトランジスタM10のゲートは、直列接続された抵抗R1と抵抗R2との間に接続される。抵抗R1には電圧VGが入力され、抵抗R2には接地電位が供給されている。なおここでは、抵抗R0の換えて、他の電流電圧変換素子を用いることもできる。
【0055】
このように構成された回路では、電圧VGが抵抗R1、R2で分圧され、nMOSトランジスタM10のゲートに電圧VR1が供給される。そして、電圧VR1がnMOSトランジスタM10のしきい値電圧以上になったとき、nMOSトランジスタM10がオンし、DET信号として“L”(接地電位)が出力される。
【0056】
また図3は、検出回路15の他の構成例を示す回路図である。
【0057】
図3に示すように、演算増幅器OP1の非反転入力端子には基準電圧VREF1が供給され、この演算増幅器OP1の反転入力端子には直列接続された抵抗R3と抵抗R4との接続点が接続されている。抵抗R3には電圧VGが供給され、抵抗R4には接地電位が供給されている。
【0058】
このように構成された回路では、電圧VGが抵抗R3、R4で分圧され、演算増幅器OP1の反転入力端子に電圧VR3が供給される。この演算増幅器OP1では、電圧VR3と基準電圧VREF1とが比較され、電圧VR3が基準電圧VREF1以上になったとき、演算増幅器OP1からDET信号として“L”(接地電位)が出力される。
【0059】
次に、前記クロック回路21、22、24及び25の構成について説明する。
【0060】
図5は、クロック回路21、22の構成を示す回路図である。
【0061】
図5に示すように、所定の第1の鋸波SS1が比較回路OP3の非反転入力端子に入力され、所定の第2の鋸波SS2が比較回路OP4の非反転入力端子に入力される。また、直列接続された抵抗R5、R6の接続点が、演算増幅器OP2の非反転入力端子に接続される。抵抗R5には出力電圧Vo3が供給され、抵抗R6には接地電位が供給される。演算増幅器OP2の反転入力端子には、出力電圧Vo3を監視するための基準電圧VREF2が供給されている。
【0062】
前記演算増幅器OP2の出力であるERR信号は、比較回路OP3、OP4の反転入力端子にそれぞれ入力される。そして、比較回路OP3、OP4より、このERR信号と第1、第2の鋸波SS1、SS2との比較結果がPWM信号としてそれぞれ出力される。これらPWM信号は、それぞれ一対の互いに逆極性のバッファ回路BF1、IV1とバッファ回路BF2、IV2に入力される。
【0063】
前記バッファ回路BF1の出力はAND回路AD1の第1端子に入力され、以下それぞれ、バッファ回路IV1の出力はAND回路AD2の第1端子に、バッファ回路BF2の出力はAND回路AD3の第1端子に、バッファ回路IV2の出力はAND回路AD4の第1端子に入力される。これらAND回路AD1〜AD4の各々の第2端子には、STN.DET信号が入力される。そして、これらAND回路AD1〜AD4の各々の出力端子より、クロック信号φ1、/φ1、φ2、/φ2がそれぞれ出力される。
【0064】
このように構成された回路では、出力電圧Vo3が抵抗R5、R6で分圧され、演算増幅器OP2の非反転入力端子に電圧VR5が入力される。ここで、出力電圧Vo3が設定値より低下すると、抵抗R5、R6の分圧である電圧VR5も低下する。すると、電圧VR5と基準電圧VREF2との差電圧であるERR信号も低下して、比較回路OP3、OP4の各々の反転入力端子に供給される。この結果、第1の鋸波SS1、第2の鋸波SS2と比較されるERR信号の電圧レベルが低下するため、比較回路OP3、OP4からそれぞれ出力されるPWM信号のデューティが広がる。これらPWM信号は、逆極性のバッファ回路BF1、IV1と、バッファ回路BF2、IV2をそれぞれ通ってAND回路AD1〜AD4の各々の第1端子に入力される。
【0065】
ここで、AND回路AD1〜AD4の各々の第2端子には、STN.DET信号が入力されている。このSTN.DET信号は、通常動作状態では“H”であるため、AND回路AD1〜AD4の各々の第1端子に入力されたPWM信号がそれぞれクロック信号φ1、/φ1、φ2、/φ2として出力される。このとき、AND回路AD1〜AD4には電圧VGが供給されており、クロック信号φ1、/φ1、φ2、/φ2の電圧レベルは電圧VGとなる。これにより、出力電圧Vo3の電圧が上昇する。
【0066】
また、出力電圧Vo3が設定値より上昇すると、電圧VR5と基準電圧VREF2との差電圧であるERR信号が上昇する。この結果、第1の鋸波SS1、第2の鋸波SS2と比較されるERR信号の電圧レベルが上昇するため、比較回路OP3、OP4からそれぞれ出力されるPWM信号のデューティが狭くなる。
【0067】
そして、同様に、これらPWM信号は、逆極性のバッファ回路BF1、IV1と、バッファ回路BF2、IV2をそれぞれ通ってAND回路AD1〜AD4の各々の第1端子に入力される。STN.DET信号は、通常動作状態では“H”であるため、AND回路AD1〜AD4の各々の第1端子に入力されたPWM信号がそれぞれクロック信号φ1、/φ1、φ2、/φ2として出力される。このとき、クロック信号φ1、/φ1、φ2、/φ2の電圧レベルは電圧VGである。これにより、出力電圧Vo3の電圧が低下する。
【0068】
なお、スタンバイ状態では、STN.DET信号が“L”であるため、クロック信号φ1、/φ1、φ2、/φ2は、すべて常に接地電位となる。
【0069】
図6は、クロック回路24の構成を示す回路図である。
【0070】
図6に示すように、所定の第3の鋸波SS3が比較回路OP6の非反転入力端子に入力される。また、直列接続された抵抗R7、R8の接続点が、演算増幅器OP5の非反転入力端子に接続される。抵抗R7には出力電圧Vo2が供給され、抵抗R8には接地電位が供給される。演算増幅器OP5の反転入力端子には、出力電圧Vo2を監視するための基準電圧VREF3が供給されている。
【0071】
前記演算増幅器OP5の出力であるERR信号は、比較回路OP6の反転入力端子に入力される。そして、比較回路OP6より、このERR信号と第3の鋸波SS3との比較結果がPWM信号として出力される。このPWM信号は、一対の互いに逆極性のバッファ回路BF3、IV3にそれぞれ入力される。
【0072】
前記バッファ回路BF3の出力はAND回路AD5の第1端子に入力され、バッファ回路IV3の出力はAND回路AD6の第1端子に入力される。これらAND回路AD5、AD6の各々の第2端子には、STN.DET信号が入力される。そして、これらAND回路AD5、AD6の各々の出力端子より、クロック信号φ3、/φ3がそれぞれ出力される。
【0073】
このように構成された回路では、出力電圧Vo2が抵抗R7、R8で分圧され、演算増幅器OP5の非反転入力端子に電圧VR7が入力される。ここで、出力電圧Vo2が設定値より低下すると、抵抗R7、R8の分圧である電圧VR7も低下する。すると、電圧VR7と基準電圧VREF3との差電圧であるERR信号も低下して、比較回路OP6の反転入力端子に供給される。この結果、第3の鋸波SS3と比較されるERR信号の電圧レベルが低下するため、比較回路OP6から出力されるPWM信号のデューティが広がる。このPWM信号は、逆極性のバッファ回路BF3、IV3をそれぞれ通ってAND回路AD5、AD6の各々の第1端子に入力される。
【0074】
ここで、AND回路AD5、AD6の各々の第2端子には、STN.DET信号が入力されている。このSTN.DET信号は、通常動作状態では“H”であるため、AND回路AD5、AD6の各々の第1端子に入力されたPWM信号がそれぞれクロック信号φ3、/φ3として出力される。このとき、AND回路AD5、AD6には電圧VGが供給されており、クロック信号φ3、/φ3の電圧レベルは電圧VGとなる。これにより、出力電圧Vo2の電圧が上昇する。
【0075】
また、出力電圧Vo2が設定値より上昇すると、電圧VR7と基準電圧VREF3との差電圧であるERR信号が上昇する。この結果、第3の鋸波SS3と比較されるERR信号の電圧レベルが上昇するため、比較回路OP6から出力されるPWM信号のデューティが狭くなる。
【0076】
そして、同様に、このPWM信号は、逆極性のバッファ回路BF3、IV3をそれぞれ通ってAND回路AD5、AD6の各々の第1端子に入力される。STN.DET信号は、通常動作状態では“H”であるため、AND回路AD5、AD6の各々の第1端子に入力されたPWM信号がそれぞれクロック信号φ3、/φ3として出力される。このとき、クロック信号φ3、/φ3の電圧レベルは電圧VGである。これにより、出力電圧Vo2の電圧が低下する。
【0077】
なお、スタンバイ状態では、STN.DET信号が“L”であるため、クロック信号φ3、/φ3は常に接地電位となる。
【0078】
図7は、クロック回路25の構成を示す回路図である。
【0079】
図7に示すように、所定の第4の鋸波SS4が比較回路OP8の非反転入力端子に入力される。また、直列接続された抵抗R9、R10の接続点が、演算増幅器OP7の非反転入力端子に接続される。抵抗R9には電圧VGが供給され、抵抗10には接地電位が供給される。演算増幅器OP7の反転入力端子には、出力電圧VGを監視するための基準電圧VREF4が供給されている。
【0080】
前記演算増幅器OP7の出力であるERR信号は、比較回路OP8の反転入力端子に入力される。そして、比較回路OP8より、このERR信号と第4の鋸波SS4との比較結果がPWM信号として出力される。このPWM信号は、逆極性のバッファ回路IV4に入力される。
【0081】
前記バッファ回路IV4の出力はNOR回路NR1の第1端子に入力される。このNOR回路NR1の第2端子には、STN信号が入力される。そして、NOR回路NR1の出力端子より、クロック信号φ0が出力される。
【0082】
このように構成された回路では、電圧VGが抵抗R9、R10で分圧され、演算増幅器OP7の非反転入力端子に電圧VR9が入力される。ここで、電圧VGが設定値より低下すると、抵抗R9、R10の分圧である電圧VR9も低下する。すると、電圧VR9と基準電圧VREF4との差電圧であるERR信号も低下して、比較回路OP8の反転入力端子に供給される。この結果、第4の鋸波SS4と比較されるERR信号の電圧レベルが低下するため、比較回路OP8から出力されるPWM信号のデューティが広がる。このPWM信号は、逆極性のバッファ回路IV4を通ってNOR回路NR1の第1端子に入力される。
【0083】
ここで、NOR回路NR1の第2端子には、STN信号が入力されている。このSTN信号は、通常動作状態では“L”であるため、NOR回路NR1の第1端子に入力されたPWM信号の反転信号がクロック信号φ0として出力される。これにより、電圧VGの電圧が上昇する。
【0084】
また、電圧VGが設定値より上昇すると、電圧VR9と基準電圧VREF4との差電圧であるERR信号が上昇する。この結果、第4の鋸波SS4と比較されるERR信号の電圧レベルが上昇するため、比較回路OP8から出力されるPWM信号のデューティが狭くなる。
【0085】
そして、同様に、このPWM信号は、逆極性のバッファ回路IV4を通ってNOR回路NR1の第1端子に入力される。STN信号は、通常動作状態では“L”であるため、NOR回路NR1の第1端子に入力されたPWM信号の反転信号がクロック信号φ0として出力される。これにより、出力電圧VGの電圧が低下する。
【0086】
なお、スタンバイ状態では、STN信号が“H”であるため、クロック信号φ0は常に接地電位となる。
【0087】
また、その他の実施の形態のレギュレータ回路として、図8に示すような構成としてもよい。
【0088】
図8は、その他の実施の形態のレギュレータ回路の構成を示す回路図である。
【0089】
前述した図1に示す実施の形態は、出力電圧Vo1、Vo2、Vo3を出力するものであるが、図8に示す実施の形態は、図1に示す回路において、出力電圧Vo2を生成する昇圧回路13を含まない回路である。その他の構成については、図1に示す実施の形態と同様である。
【0090】
以上説明したように前記実施の形態によれば、複数のMOSトランジスタを有するスイッチングレギュレータにおいて、各トランジスタのオン抵抗が十分に低下してから本来のスイッチングレギュレータ回路を起動することが可能となり、起動時の不具合を防止することができる。
【0091】
【発明の効果】
以上述べたようにこの発明によれば、起動時及びモード切り換え時に、内蔵された素子の特性のばらつきに影響されることなく、誤動作を防止し安定した動作が可能なレギュレータ回路を提供することが可能である。
【図面の簡単な説明】
【図1】この発明の実施の形態のレギュレータ回路の構成を示す回路図である。
【図2】前記実施の形態のレギュレータ回路における検出回路の構成例を示す回路図である。
【図3】前記実施の形態のレギュレータ回路における検出回路の他の構成例を示す回路図である。
【図4】この発明の実施の形態のレギュレータ回路における生成電圧のタイミングを示す図である。
【図5】前記実施の形態のレギュレータ回路におけるクロック回路21、22の構成例を示す回路図である。
【図6】前記実施の形態のレギュレータ回路におけるクロック回路24の構成例を示す回路図である。
【図7】前記実施の形態のレギュレータ回路におけるクロック回路25の構成例を示す回路図である。
【図8】この発明の他の実施の形態のレギュレータ回路の構成を示す回路図である。
【図9】従来のレギュレータ回路の構成を示す回路図である。
【図10】従来の前記レギュレータ回路における生成電圧のタイミングを示す図である。
【符号の説明】
11…電圧生成回路
12…出力スイッチ回路
13…昇圧回路
14…電圧出力回路
15…検出回路
16…NOR回路
21…クロック回路
22…クロック回路
23…スイッチ回路
24…クロック回路
25…クロック回路
Claims (7)
- MOS構造トランジスタをスイッチング素子として用いて昇圧/降圧の動作を行い、所望の電圧を出力する電圧生成回路と、
前記MOS構造トランジスタのゲートに印加される電圧レベルが所定電圧以上であるか否かを検出する検出回路と、
前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路を構成する前記MOS構造トランジスタの動作を制御する制御信号を生成する制御回路と、
を具備することを特徴とするレギュレータ回路。 - 前記MOS構造トランジスタのゲートに印加される電圧レベルを、生成して出力する回路をさらに具備することを特徴とする請求項1に記載のレギュレータ回路。
- MOS構造トランジスタをスイッチング素子として用いて昇圧/降圧の動作を行い、第1の所望電圧を生成する電圧生成回路と、
MOS構造トランジスタをスイッチング素子として用いて、前記電圧生成回路により生成された前記第1の所望電圧を昇圧し、第2の所望電圧を生成する昇圧回路と、
前記第1の所望電圧及び第2の所望電圧を出力するか否かを切り換える出力スイッチ回路と、
前記電圧生成回路を構成する前記MOS構造トランジスタ及び前記昇圧回路を構成する前記MOS構造トランジスタのゲートに印加される電圧レベルを生成して出力する電圧出力回路と、
前記電圧出力回路より出力された電圧レベルが所定電圧以上であるか否かを検出する検出回路と、
前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路、前記昇圧回路、及び出力スイッチ回路を構成する前記MOS構造トランジスタの動作を制御する制御信号を生成する制御回路と、
を具備することを特徴とするレギュレータ回路。 - 前記電圧生成回路における昇圧/降圧の動作は、PWM方式により行われることを特徴とする請求項1乃至3のいずれか1つに記載のレギュレータ回路。
- 前記検出回路における所定電圧は、前記MOS構造トラジスタのしきい値以上の電圧であることを特徴とする請求項1乃至4のいずれか1つに記載のレギュレータ回路。
- 前記検出回路は、
検出すべき電圧と接地電位との間に直列に接続された第1及び第2の抵抗と、
前記第1及び第2の抵抗の接続点がゲートに接続されたMOS構造トランジスタを有し、
前記MOS構造トランジスタのソースには接地電位が供給され、そのドレインには電流電圧変換素子を介して電源電圧が供給されていることを特徴とする請求項1乃至5のいずれか1つに記載のレギュレータ回路。 - 前記検出回路は、
検出すべき電圧と接地電位との間に直列に接続された第1及び第2の抵抗と、
前記第1及び第2の抵抗の接続点が第1の入力端子に接続され、基準電圧が第2の入力端子に供給された演算増幅器とを有することを特徴とする請求項1乃至5のいずれか1つに記載のレギュレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000150258A JP3579325B2 (ja) | 2000-05-22 | 2000-05-22 | レギュレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000150258A JP3579325B2 (ja) | 2000-05-22 | 2000-05-22 | レギュレータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001333572A JP2001333572A (ja) | 2001-11-30 |
JP3579325B2 true JP3579325B2 (ja) | 2004-10-20 |
Family
ID=18656000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000150258A Expired - Fee Related JP3579325B2 (ja) | 2000-05-22 | 2000-05-22 | レギュレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3579325B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5286717B2 (ja) * | 2007-09-04 | 2013-09-11 | 株式会社リコー | 昇圧型dc/dcコンバータ |
JP5029337B2 (ja) * | 2007-12-12 | 2012-09-19 | 株式会社ニコン | 電源回路 |
JP6234242B2 (ja) * | 2014-01-24 | 2017-11-22 | 三菱電機株式会社 | 電源装置 |
-
2000
- 2000-05-22 JP JP2000150258A patent/JP3579325B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001333572A (ja) | 2001-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20070211502A1 (en) | Voltage step-up circuit and electric appliance therewith | |
US20060038545A1 (en) | Driver for swicthing circuit and drive method | |
JP2004228713A (ja) | 電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末 | |
KR100823394B1 (ko) | 전원 회로 | |
KR100963310B1 (ko) | Dc/dc 컨버터의 제어 회로 및 dc/dc 컨버터 | |
JP5056221B2 (ja) | ソフトスタート回路およびdc−dcコンバータ | |
US6456513B2 (en) | Voltage conversion circuit and control circuit therefor | |
JP3579325B2 (ja) | レギュレータ回路 | |
JP2007151322A (ja) | 電源回路およびdc−dcコンバータ | |
JPH1050088A (ja) | 半導体装置 | |
JP3757851B2 (ja) | 電圧変換回路 | |
US11601122B2 (en) | Circuit for switching power supply and switching power supply device | |
CN110784191A (zh) | 锁存器电路 | |
JPH09294367A (ja) | 電圧供給回路 | |
EP1601091B1 (en) | Control circuit for a polarity inverting buck-boost DC-DC converter | |
JP2011067025A (ja) | Dc−dcコンバータ | |
JP4855149B2 (ja) | 電源装置 | |
JP2006033974A (ja) | 電源回路 | |
JP4596839B2 (ja) | 電源回路 | |
JP2002095244A (ja) | レギュレータ回路 | |
JP2002312042A (ja) | 降圧回路 | |
JP5072729B2 (ja) | Led駆動用チャージポンプ回路 | |
JPH05336736A (ja) | 半導体集積回路の内部電圧発生装置 | |
JP2003244945A (ja) | スイッチングレギュレータ | |
JP2008187789A (ja) | Dc/dcコンバータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040715 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |