TWI757105B - 閂鎖電路以及感測放大器 - Google Patents

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Abstract

閂鎖電路包含第一、第二、第三以及第四電流源、第一、第二、第三、第四、第五、第六、第七以及第八電晶體。第一以及第三電流源耦接第一輸出節點。第二以及第四電流源耦接第二輸出節點。第一與第二電晶體的控制端耦接第二輸出節點。第三與第四電晶體的控制端耦接第一輸出節點。第一與第五電晶體串聯耦接電源端與第一輸出節點間。第六與第二電晶體串聯耦接第一輸出節點與地端間。第三與第七電晶體串聯耦接電源端與第二輸出節點間。第八與第四電晶體串聯耦接第二輸出節點與地端間。第五、第六、第七以及第八電晶體基於一時脈訊號導通或截止。

Description

閂鎖電路以及感測放大器
本揭示中是有關於一種閂鎖電路以及感測放大器，特別關於一種效能較佳的閂鎖電路以及感測放大器。
隨著電路技術的發展，閂鎖電路以及感測放大器已被應用於各種電路系統中。然而，一些相關技術中的閂鎖電路，在轉態時會有短路電流(short current)產生。另外，一些相關技術中的感測放大器也會有反沖雜訊(kickback noise)的問題。
本揭示之一些實施方式是關於一種閂鎖電路。閂鎖電路包含一第一電流源、一第二電流源、一第三電流源、一第四電流源、一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體以及一第八電晶體。第一電流源以及第三電流源耦接於一第一輸出節點。第二電流源以及第四電流源耦接於一第二輸出節點。第一電晶體的控制端與第二電晶體的控制端耦接於第二輸出節點。第三電晶體的控制端與第四電晶體的控制端耦接於第一輸出節點。第一電晶體與第五電晶體串聯耦接於一電源端與第一輸出節點之間。第六電晶體與第二電晶體串聯耦接於第一輸出節點與一地端之間。第三電晶體與第七電晶體串聯耦接於電源端與第二輸出節點之間。第八電晶體與第四電晶體串聯耦接於第二輸出節點與地端之間。第五電晶體、第六電晶體、第七電晶體以及第八電晶體基於一時脈訊號導通或截止。
本揭示之一些實施方式是關於一種感測放大器。感測放大器包含一第一比較電路、一邏輯電路以及一閂鎖電路。第一比較電路用以依據一第一輸入訊號、一第二輸入訊號以及一第一時脈訊號產生一第一比較訊號以及一第二比較訊號。邏輯電路用以基於第一時脈訊號、第一比較訊號以及第二比較訊號產生一第一控制訊號、一第二控制訊號、一第三控制訊號以及一第四控制訊號。閂鎖電路包含一第一電流源、一第二電流源、一第三電流源、一第四電流源、一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第一電流源以及第三電流源耦接於一第一輸出節點。第一控制訊號用以控制第一電流源，且第三控制訊號用以控制第三電流源。第二電流源以及一第四電流源耦接於一第二輸出節點。第二控制訊號用以控制第二電流源，且第四控制訊號用以控制第四電流源。第一電晶體的控制端與第二電晶體的控制端耦接於第二輸出節點。第三電晶體的控制端與第四電晶體的控制端耦接於第一輸出節點。
綜上所述，在本揭示中，可避免閂鎖電路在轉態時產生短路電流，且可讓感測放大器藉由反沖雜訊提升性能。藉此，本揭示的閂鎖電路以及感測放大器可具有較佳的效能。
在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。
參考第1圖。第1圖是依照本揭示一些實施例所繪示的閂鎖電路100的示意圖。閂鎖電路100包含電流源CS1-CS4以及電晶體M1-M8，其中電流源CS1-CS4分別以開關S1-S4實現，但本揭示不以此為限。
以第1圖示例而言，電晶體M1、電晶體M3、電晶體M5以及電晶體M7為P型電晶體，而電晶體M2、電晶體M4、電晶體M6以及電晶體M8為N型電晶體。開關S1以及開關S2為P型開關(例如：P型電晶體)，而開關S3以及開關S4為N型開關(例如：N型電晶體)。
電流源CS1以及電流源CS3耦接於輸出節點OUTN。輸出電壓VOUTN產生於輸出節點OUTN。電流源CS2以及電流源CS4耦接於輸出節點OUTP。輸出電壓VOUTP產生於輸出節點OUTP。電晶體M1的控制端與電晶體M2的控制端耦接於輸出節點OUTP。電晶體M3的控制端與電晶體M4的控制端耦接於輸出節點OUTN。電晶體M1與電晶體M5串聯耦接於電源端T1與輸出節點OUTN之間。電源端T1用以接收電源電壓VDD。電晶體M6與電晶體M2串聯耦接於輸出節點OUTN與地端T2之間。地端T2用以接收地電壓VSS。電晶體M3與電晶體M7串聯耦接於電源端T1與輸出節點OUTP之間。電晶體M8與電晶體M4串聯耦接於輸出節點OUTP與地端T2之間。
開關S1受控制訊號SEB_P1控制而導通或截止。開關S2受控制訊號REB_P1控制而導通或截止。開關S3受控制訊號SEB_N1控制而導通或截止。開關S4受控制訊號REB_N1控制而導通或截止。
電晶體M5、電晶體M6、電晶體M7以及電晶體M8基於時脈訊號CLK導通或截止。舉例而言，電晶體M5以及電晶體M7的控制端用以接收時脈訊號CLK，以依據時脈訊號CLK導通或截止。電晶體M6以及電晶體M8的控制端用以接收反相時脈訊號CLKB，以依據反相時脈訊號CLKB導通或截止。
在一些相關技術中，閂鎖電路未包含本揭示的電晶體M5-M8。據此，在這些閂鎖電路的訊號轉態(例如：從高電位轉為低電位)過程中，這些閂鎖電路中的特定電晶體(例如：對應本揭示的電晶體M1以及電晶體M2的電晶體)會在一段短時間內皆稍微導通。據此，在這些特定電晶體的路徑上會產生短路電流(short current)。而相對的特定電晶體(例如：對應本揭示的電晶體M3與電晶體M4的電晶體)的路徑上亦有相同問題。
另外，在一些相關技術中，在輸出電壓的轉態過程中(例如：對應本揭示的輸出電壓VOUTP由高電位轉為低電位以及輸出電壓VOUTN由低電位轉為高電位的過程中)，特定電流源(例如：對應本揭示的電流源CS1以及電流源CS4)會先導通，而特定電晶體(例如：對應本揭示的電晶體M2以及電晶體M3)的路徑上會產生短路電流。接著，當輸出電壓成功轉態，特定電晶體(例如：對應本揭示的電晶體M2以及電晶體M3)才會截止。
相較於上述該些相關技術，本揭示的閂鎖電路100中設置有電晶體M5-M8。據此，當時脈訊號CLK為高電位(反相時脈訊號CLKB為低電位)時，控制訊號會控制電流源開始導通，以控制訊號轉態。此時，由於電晶體M5-M8皆為截止狀態，因此不會有短路電流。而當時脈訊號CLK為低電位(反相時脈訊號CLKB為高電位)時，控制訊號會控制電流源關閉。此時，由於電晶體M5-M8皆為導通狀態，因此會進入閂鎖階段。
於此特別說明的是，在一些其他的實施例中，電晶體M1的位置可與電晶體M5的位置互換，電晶體M2的位置可與電晶體M6的位置互換，電晶體M3的位置可與電晶體M7的位置互換，或電晶體M4的位置可與電晶體M8的位置互換。
參考第2圖。第2圖是依照本揭示一些實施例所繪示的感測放大器200的示意圖。以第2圖示例而言，感測放大器200包含比較電路220、邏輯電路240以及閂鎖電路260。在一些實施例中，感測放大器200可操作於全速率(full-rate)模式下。
比較電路220用以依據時脈訊號CLK_E、輸入訊號IN1、輸入訊號IN2、電源電壓VDD以及地電壓VSS運作，以產生比較訊號SE1以及比較訊號RE1。
舉例而言，當時脈訊號CLK_E經歷下降(falling)階段且具有邏輯值0時，比較電路220處於重置(reset)狀態。此時，比較訊號SE1以及比較訊號RE1具有邏輯值1。當時脈訊號CLK_E經歷上升(rising)階段且具有邏輯值1時，比較電路220處於比較狀態且可比較輸入訊號IN1以及輸入訊號IN2。若輸入訊號IN1大於輸入訊號IN2，比較訊號SE1具有邏輯值0且比較訊號RE1具有邏輯值1。
邏輯電路240用以基於時脈訊號CLK_E、時脈訊號CLK_O、比較訊號SE1以及比較訊號RE1產生控制訊號SEB_P1、控制訊號REB_P1、控制訊號SEB_N1以及控制訊號REB_N1。如前所述，感測放大器200可操作於全速率模式下。當感測放大器200操作於全速率模式下，時脈訊號CLK_O具有邏輯值0。
以第2圖示例而言，邏輯電路240包含邏輯閘L1、邏輯閘L2、邏輯閘L3以及邏輯閘L4，其中邏輯閘L1以及邏輯閘L2為反及(NAND)閘，而邏輯閘L3以及邏輯閘L4為反或(NOR)閘。邏輯閘L1用以對時脈訊號CLK_E以及來自比較電路220的比較訊號SE1進行反及運算以產生控制訊號SEB_P1。邏輯閘L2用以對時脈訊號CLK_E以及來自比較電路220的比較訊號RE1進行反及運算以產生控制訊號REB_P1。邏輯閘L3用以對時脈訊號CLK_O以及來自比較電路220的比較訊號SE1進行反或運算以產生控制訊號SEB_N1。邏輯閘L4用以對時脈訊號CLK_O以及來自比較電路220的比較訊號RE1進行反或運算以產生控制訊號REB_N1。第2圖示例並非用以限制本揭示，如前所述，在一些實施例中(例如：當感測放大器200操作於全速率模式下)，邏輯閘L3可置換為反相器以接收來自比較電路220的比較訊號SE1，邏輯閘L4可置換為反相器以接收來自比較電路220的比較訊號RE1。
第2圖中的閂鎖電路260的實現方式相似於第1圖中的閂鎖電路100(第2圖的時脈訊號CLK_E以及反相時脈訊號CLK_EB分別對應第1圖的時脈訊號CLK以及反相時脈訊號CLK_B)。邏輯電路240所產生的控制訊號SEB_P1、控制訊號REB_P1、控制訊號SEB_N1以及控制訊號REB_N1分別用以控制閂鎖電路260中的開關S1、開關S2、開關S3以及開關S4。
參考第3圖。第3圖是依照本揭示一些實施例所繪示的第2圖中的多個訊號的波形圖。
在時間點T1之前，如前所述，當時脈訊號CLK_E具有邏輯值0，比較電路220處於重置狀態且比較訊號SE1以及比較訊號RE1具有邏輯值1。此時，控制訊號SEB_P1以及控制訊號REB_P1具有邏輯值1。據此，開關S1以及開關S2為截止。如前所述，當感測放大器200操作於全速率模式下，時脈訊號CLK_O具有邏輯值0。由於時脈訊號CLK_O具有邏輯值0且比較訊號SE1以及比較訊號RE1具有邏輯值1，因此控制訊號SEB_N1以及控制訊號REB_N1具有邏輯值0。據此，開關S3以及開關S4亦為截止。此時，閂鎖電路260將資料閂鎖。
在時間點T1，若時脈訊號CLK_E經歷上升階段而轉為具有邏輯值1，比較電路220進入比較狀態且比較訊號SE1以及比較訊號RE1仍具有邏輯值1。此時，控制訊號SEB_P1以及控制訊號REB_P1具有邏輯值0。據此，開關S1以及開關S2導通。控制訊號SEB_N1以及控制訊號REB_N1仍具有邏輯值0。據此，開關S3以及開關S4仍為截止。由於開關S1以及開關S2導通且開關S3以及開關S4為截止，因此輸出電壓VOUTN以及輸出電壓VOUTP被電源電壓VDD拉升。
經過一段比較時間，比較電路220所產生的比較訊號SE1具有邏輯值0且比較訊號RE1具有邏輯值1。此時(時間點T2)，控制訊號SEB_P1具有邏輯值1以及控制訊號REB_P1具有邏輯值0。據此，開關S1轉為截止而開關S2仍為導通。控制訊號SEB_N1具有邏輯值1而控制訊號REB_N1具有邏輯值0。據此，開關S3轉為導通而開關S4仍為截止。也就是說，輸出電壓VOUTN會被地電壓VSS拉降，而輸出電壓VOUTP仍被電源電壓VDD拉升。
接著(時間點T3)，時脈訊號CLK_E再次經歷下降階段而轉為具有邏輯值0，比較電路220再次進入重置狀態且比較訊號SE1仍具有邏輯值0，比較訊號RE1仍具有邏輯值1。此時，控制訊號SEB_P1以及控制訊號REB_P1具有邏輯值1。據此，開關S1仍為截止而開關S2轉為截止。經過一段重置時間，比較電路220所產生的比較訊號SE1以及比較訊號RE1具有邏輯值1。此時(時間點T4)，控制訊號SEB_N1以及控制訊號REB_N1具有邏輯值0。據此，開關S3轉為截止而開關S4仍為截止，閂鎖電路260進入閂鎖狀態。
一般來說，習知技術中的感測放大器會有反沖雜訊(kickback noise)的問題。在一些相關技術中，為了避免反沖雜訊，會設置多級(例如：兩級)的反相器以產生該些電流源的控制訊號。然而，多級的反相器會引入過多延遲至訊號中。另外，一些相關技術中的電流源的控制訊號需等待一段重置時間才能將電流源中的開關截止。
相較於上述該些相關技術，本揭示的感測放大器200中是利用反及閘以及反或閘來產生電流源CS1-CS4的控制訊號。藉此作法，可在不引入過多延遲至訊號中的情況下將反沖雜訊變成具有提升性能的能力。再者，在本揭示中，當時脈訊號CLK_E處於下降階段(例如：時間點T3)，控制訊號REB_P1的準位立即被拉高，因此電流源CS2中的開關S2可立即截止而毋需等待重置時間。
參考第4A圖以及第4B圖。第4A圖是依照本揭示一些實施例所繪示的感測放大器400中的比較電路420_1及420_2以及邏輯電路440_1及440_2的示意圖。第4B圖是依照本揭示一些實施例所繪示的第4A圖的感測放大器400中的閂鎖電路460的示意圖。在一些實施例中，感測放大器400可操作於半速率(half-rate)模式下。當感測放大器400操作於半速率模式下，時脈訊號CLK_O為時脈訊號CLK_E的反相。
以第4A圖以及第4B圖示例而言，比較電路420_1以及邏輯電路440_1的實現方式相同於第2圖中的比較電路220以及邏輯電路240的實現方式，故於此不再贅述。
比較電路420_2用以依據時脈訊號CLK_O、輸入訊號IN1、輸入訊號IN2、電源電壓VDD以及地電壓VSS運作，以產生比較訊號SE2以及比較訊號RE2。
邏輯電路440_2用以基於時脈訊號CLK_E、時脈訊號CLK_O、比較訊號SE2以及比較訊號RE2產生控制訊號SEB_P2、控制訊號REB_P2、控制訊號SEB_N2以及控制訊號REB_N2。
舉例而言，邏輯電路440_2包含邏輯閘L5、邏輯閘L6、邏輯閘L7以及邏輯閘L8，其中邏輯閘L5以及邏輯閘L6為反及閘，而邏輯閘L7以及邏輯閘L8為反或閘。邏輯閘L5用以對時脈訊號CLK_O以及來自比較電路420_2的比較訊號SE2進行反及運算以產生控制訊號SEB_P2。邏輯閘L6用以對時脈訊號CLK_O以及來自比較電路420_2的比較訊號RE2進行反及運算以產生控制訊號REB_P2。邏輯閘L7用以對時脈訊號CLK_E以及來自比較電路420_2的比較訊號SE2進行反或運算以產生控制訊號SEB_N2。邏輯閘L8用以對時脈訊號CLK_E以及來自比較電路420_2的比較訊號RE2進行反或運算以產生控制訊號REB_N2。
第4B圖中的閂鎖電路460與第2圖中的閂鎖電路260之間的主要差異在於，閂鎖電路460更包含電流源CS5-CS8。電流源CS5以及電流源CS7耦接於輸出節點OUTN，而電流源CS6以及電流源CS8耦接於輸出節點OUTP。以第4B圖示例而言，電流源CS5-CS8分別以開關S5-S8實現。開關S5以及開關S6為P型開關(例如：P型電晶體)，而開關S7以及開關S8為N型開關(例如：N型電晶體)。開關S5受控制訊號SEB_P2控制而導通或截止。開關S6受控制訊號REB_P2控制而導通或截止。開關S7受控制訊號SEB_N2控制而導通或截止。開關S8受控制訊號REB_N2控制而導通或截止。
在一些實施例中，可對第4A圖中的時脈訊號CLK_E以及時脈訊號CLK_O執行或(OR)運算而得到第4B圖中的時脈訊號CLK。另外，可對第4A圖中的時脈訊號CLK_E以及時脈訊號CLK_O執行反或(NOR)運算而得到第4B圖中的反相時脈訊號CLKB。
參考第5圖。第5圖是依照本揭示一些實施例所繪示的第4A圖以及第4B圖中多個訊號的波形圖。
第5圖中控制訊號REB_P1、控制訊號REB_N1、控制訊號SEB_P1以及控制訊號SEB_N1於時間點T5至時間點T6的運作相似於第3圖中控制訊號REB_P1、控制訊號REB_N1、控制訊號SEB_P1以及控制訊號SEB_N1於時間點T1至時間點T3的運作。第5圖中控制訊號REB_P2、控制訊號REB_N2、控制訊號SEB_P2以及控制訊號SEB_N2於時間點T8至時間點T9的運作亦相似於第3圖中控制訊號REB_P1、控制訊號REB_N1、控制訊號SEB_P1以及控制訊號SEB_N1於時間點T1至時間點T3的運作。
另外，第5圖中控制訊號REB_P1、控制訊號REB_N1、控制訊號SEB_P1以及控制訊號SEB_N1於時間點T7至時間點T8的運作相似於第5圖中控制訊號SEB_P2、控制訊號SEB_N2、控制訊號REB_P2以及控制訊號REB_N2於時間點T6至時間點T7的運作。
在一些相關技術中，部分電流源的控制訊號需等待一段重置時間才會被截止。
相較於上述該些相關技術，在本揭示中，當時脈訊號CLK_E處於下降階段且CLK_O處於上升階段(例如：時間點T6)，控制訊號REB_P1的準位立即被拉高以及控制訊號SEB_N1的準位立即被拉低，因此第4B圖中電流源CS3中的開關S3以及電流源CS2中的開關S2可立即截止而毋需等待重置時間。另外，當時脈訊號CLK_E處於上升階段且CLK_O處於下降階段(例如：時間點T7)，控制訊號REB_N2的準位立即被拉低以及控制訊號SEB_P2的準位立即被拉高因此第4B圖中電流源CS8中的開關S8以及電流源CS5中的開關S5可立即截止而毋需等待重置時間。
參考第6圖。第6圖是依照一些相關技術以及本揭示一些實施例所繪示的輸出電壓VOUTP以及輸出電壓VOUTN的波形圖。
在一些實施例中，輸出電壓VOUTP以及輸出電壓VOUTN會被輸入進下一級的感測放大器中，而下一級感測放大器可利用NMOS電晶體作為輸入元件。據此，當輸出電壓VOUTP與輸出電壓VOUTN的電壓下降至等於或小於0.5伏特時，下一級的感測放大器將無法正常運作(將使NMOS電晶體關閉)。另外，假設輸出訊號具有邏輯值1，則當輸出電壓VOUTP小於輸出電壓VOUTN時，下一級的感測放大器持續累積的電荷量方向會相反，可能會使得下一級的感測放大器無法正常運作。
以第6圖示例而言，在相關技術1中，當時脈訊號上升時，輸出電壓VOUTP的電壓從1伏特開始下降，而輸出電壓VOUTN的電壓從0伏特開始上升。輸出電壓VOUTP與輸出電壓VOUTN之間具有電壓差的時間相同於下一級可運作的時間。
在相關技術2中，當時脈訊號上升時，輸出電壓VOUTP的電壓從1伏特開始下降，而輸出電壓VOUTN的電壓保持在0伏特。下一級可正常運作的時間短於輸出電壓VOUTP與輸出電壓VOUTN之間具有電壓差的時間。
在本揭示中，如前所述，當時脈訊號上升且經過一段比較時間後，輸出電壓VOUTN會被地電壓VSS拉降，而輸出電壓VOUTP仍被電源電壓VDD拉升。當下一次時脈訊號上升時，輸出電壓VOUTP保持在1伏特而輸出電壓VOUTN的電壓從0伏特開始上升。據此，下一級的感測放大器的NMOS電晶體為導通，使得輸出電壓VOUTP與輸出電壓VOUTN之間的電壓差可持續累積。以第6圖示例而言，在本揭示，下一級可正常運作的時間長於輸出電壓VOUTP與輸出電壓VOUTN之間具有電壓差的時間，且長於相關技術1以及相關技術2中的下一級可正常運作時間。另外，相較於相關技術2，本揭示的結束時間點較早。
參考第7圖。第7圖是依照本揭示一些實施例所繪示的資料DATA、對應類比訊號AS以及對應眼圖EYE的示意圖。以第2圖中的感測放大器200為例(假設前一筆資料的輸出電壓VOUTP為邏輯值0而輸出電壓VOUTN為邏輯值1)，當下一次時脈訊號CLK_E上升進入比較階段時，控制訊號SEB_P1以及控制訊號REB_P1會先被降低至邏輯值0，據此，開關S1以及開關S2會導通，造成輸出電壓VOUTP被拉升。基於反沖雜訊，VOUTP被拉升並導致控制訊號REB_P1以及控制訊號REB_N1被拉升(受開關S2以及開關S4影響)。而控制訊號REB_P1以及控制訊號REB_N1的上升會導致比較訊號RE1被拉升(受邏輯閘L2以及邏輯閘L4影響)。當比較訊號RE1被拉升時會造成比較電路220最後產生的比較訊號SE1易趨近邏輯值0而比較訊號RE1易趨近邏輯值1。當比較訊號SE1易趨近邏輯值0而比較訊號RE1易趨近邏輯值1時，邏輯閘L1輸出的控制訊號SEB_P1以及邏輯閘L3輸出的控制訊號SEB_N1易趨近邏輯值1，而邏輯閘L2輸出的控制訊號REB_P1以及邏輯閘L4輸出的控制訊號REB_N1易趨近邏輯值0。如此，會使得開關S2以及開關S3較容易被導通，令輸出電壓VOUTP易趨近邏輯值1以及VOUTN易趨近邏輯值0，使得最終的輸出資料較容易跟前一筆(前一筆資料的輸出電壓VOUTP為邏輯值0而輸出電壓VOUTN為邏輯值1)相反。據此，可使眼圖EYE中對應資料DATA有轉態的部分的眼寬變大，以提高眼圖EYE的可辨性。
綜上所述，在本揭示中，可避免閂鎖電路在轉態時產生短路電流，且可讓感測放大器藉由反沖雜訊提升性能。藉此，本揭示的閂鎖電路以及感測放大器可具有較佳的效能。
各種功能性元件和方塊已於此公開。對於本技術領域具通常知識者而言，功能方塊可由電路(不論是專用電路，或是於一或多個處理器及編碼指令控制下操作的通用電路)實現，其一般而言包含用以相應於此處描述的功能及操作對電氣迴路的操作進行控制之電晶體或其他電路元件。進一步地理解，一般而言電路元件的具體結構與互連，可由編譯器(compiler)，例如暫存器傳遞語言(Register Transfer Language, RTL)編譯器決定。暫存器傳遞語言編譯器對與組合語言代碼(assembly language code)相當相似的指令碼(script)進行操作，將指令碼編譯為用於佈局或製作最終電路的形式。
雖然本揭示已以實施方式揭示如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
100:閂鎖電路 200,400:感測放大器 220,420_1,420_2:比較電路 240,440_1,440_2:邏輯電路 260,460:閂鎖電路 CS1,CS2,CS3,CS4,CS5,CS6,CS7,CS8：電流源 M1,M2,M3,M4,M5,M6,M7,M8:電晶體 S1,S2,S3,S4,S5,S6,S7,S8:開關 OUTN,OUTP:輸出節點 VOUTN,VOUTP:輸出電壓 T1:電源端 VDD:電源電壓 T2:地端 VSS:地電壓 CLK,CLK_E,CLK_O:時脈訊號 CLKB,CLK_EB:反相時脈訊號 IN1,IN2:輸入訊號 SEB_P1,REB_P1,SEB_N1,REB_N1,SEB_P1,REB_P1,SEB_N1,REB_N1:控制訊號 L1,L2,L3,L4,L5,L6,L7,L8:邏輯閘 T1,T2,T3,T4,T5,T6,T7,T8,T9:時間點 DATA:資料 AS:類比訊號 EYE:眼圖
為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下： 第1圖是依照本揭示一些實施例所繪示的一閂鎖電路的示意圖； 第2圖是依照本揭示一些實施例所繪示的一感測放大器的示意圖； 第3圖是依照本揭示一些實施例所繪示的第2圖中的多個訊號的波形圖； 第4A圖是依照本揭示一些實施例所繪示的一感測放大器中的兩比較電路以及兩邏輯電路的示意圖； 第4B圖是依照本揭示一些實施例所繪示的第4A圖的感測放大器中的閂鎖電路的示意圖； 第5圖是依照本揭示一些實施例所繪示的第4A圖以及第4B圖中多個訊號的波形圖； 第6圖是依照一些相關技術以及本揭示一些實施例所繪示的兩輸出電壓的波形圖；以及 第7圖是依照本揭示一些實施例所繪示的資料、對應類比訊號以及對應眼圖的示意圖。
100:閂鎖電路
CS1,CS2,CS3,CS4:電流源
M1,M2,M3,M4,M5,M6,M7,M8:電晶體
S1,S2,S3,S4:開關
OUTN,OUTP:輸出節點
VOUTN,VOUTP:輸出電壓
T1:電源端
VDD:電源電壓
T2:地端
VSS:地電壓
CLK:時脈訊號
CLKB:反相時脈訊號
SEB_P1,REB_P1,SEB_N1,REB_N1:控制訊號

Claims (10)

  1. 一種閂鎖電路，包含：一第一電流源，受一第一控制訊號控制；一第二電流源，受一第二控制訊號控制，其中該第二控制訊號不同於該第一控制訊號；一第三電流源；一第四電流源，其中該第一電流源以及該第三電流源耦接於一第一輸出節點，且該第二電流源以及該第四電流源耦接於一第二輸出節點；一第一電晶體以及一第二電晶體，其中該第一電晶體的控制端與該第二電晶體的控制端耦接於該第二輸出節點；一第三電晶體以及一第四電晶體，其中該第三電晶體的控制端與該第四電晶體的控制端耦接於該第一輸出節點；一第五電晶體以及一第六電晶體，其中該第一電晶體與該第五電晶體串聯耦接於一電源端與該第一輸出節點之間，其中該第六電晶體與該第二電晶體串聯耦接於該第一輸出節點與一地端之間；以及一第七電晶體以及一第八電晶體，其中該第三電晶體與該第七電晶體串聯耦接於該電源端與該第二輸出節點之間，其中該第八電晶體與該第四電晶體串聯耦接於該第二輸出節點與該地端之間，其中該第五電晶體、該第六電晶體、該第七電晶體以 及該第八電晶體基於一時脈訊號導通或截止。
  2. 如請求項1所述的閂鎖電路，其中該第五電晶體用以接收該時脈訊號，且該第六電晶體用以接收對應該時脈訊號的一反相時脈訊號，其中該第一電晶體以及該第五電晶體為P型電晶體，且該第二電晶體以及該第六電晶體為N型電晶體，其中該第七電晶體用以接收該時脈訊號，且該第八電晶體用以接收該反相時脈訊號，其中該第三電晶體以及該第七電晶體為P型電晶體，且該第四電晶體以及該第八電晶體為N型電晶體。
  3. 一種感測放大器，包含：一第一比較電路，用以依據一第一輸入訊號、一第二輸入訊號以及一第一時脈訊號產生一第一比較訊號以及一第二比較訊號；一邏輯電路，用以基於該第一時脈訊號、該第一比較訊號以及該第二比較訊號產生一第一控制訊號、一第二控制訊號、一第三控制訊號以及一第四控制訊號；以及一閂鎖電路，包含：一第一電流源；一第二電流源；一第三電流源；一第四電流源，其中該第一電流源以及該第三電流源耦接於一第一輸出節點，其中該第一控制訊號用以控 制該第一電流源，且該第三控制訊號用以控制該第三電流源，其中該第二電流源以及一第四電流源，耦接於一第二輸出節點，其中該第二控制訊號用以控制該第二電流源，且該第四控制訊號用以控制該第四電流源，其中該第二控制訊號不同於該第一控制訊號；一第一電晶體以及一第二電晶體，其中該第一電晶體的控制端與該第二電晶體的控制端耦接於該第二輸出節點；以及一第三電晶體以及一第四電晶體，其中該第三電晶體的控制端與該第四電晶體的控制端耦接於該第一輸出節點。
  4. 如請求項3所述的感測放大器，其中該邏輯電路包含：一第一邏輯閘，用以依據該第一時脈訊號以及該第一比較訊號產生該第一控制訊號；一第二邏輯閘，用以依據該第一時脈訊號以及該第二比較訊號產生該第二控制訊號；一第三邏輯閘，用以依據該第一比較訊號產生該第三控制訊號；以及一第四邏輯閘，用以依據該第二比較訊號產生該第四控制訊號。
  5. 如請求項4所述的感測放大器，其中第三邏 輯閘更用以依據一第二時脈訊號以及該第一比較訊號產生該第三控制訊號，其中該第四邏輯閘更用以依據該第二時脈訊號以及該第二比較訊號產生該第四控制訊號，其中該第一邏輯閘以及該第二邏輯閘為反及(NAND)閘，且該第三邏輯閘以及該第四邏輯閘為反或(NOR)閘，其中該第一電流源以及該第二電流源各自包含一P型開關，該些P型開關分別依據該第一控制訊號以及該第二控制訊號導通或截止，其中該第三電流源以及該第四電流源各自包含一N型開關，該些N型開關分別依據該第三控制訊號以及該第四控制訊號導通或截止。
  6. 如請求項5所述的感測放大器，其中當該感測放大器操作於全速率(full-rate)模式下，該第二時脈訊號具有該第一邏輯值。
  7. 如請求項5所述的感測放大器，更包含：一第二比較電路，用以依據該第一輸入訊號、該第二輸入訊號以及該第二時脈訊號產生一第三比較訊號以及一第四比較訊號，其中該邏輯電路更用以基於該第一時脈訊號、該第二時脈訊號、該第三比較訊號以及該第四比較訊號產生一第五控制訊號、一第六控制訊號、一第七控制訊號以及一第八控制訊號，其中該閂鎖電路更包含：一第五電流源； 一第六電流源；一第七電流源；一第八電流源，其中該第五電流源以及該第七電流源耦接於該第一輸出節點，其中該第五控制訊號用以控制該第五電流源，且該第七控制訊號用以控制該第七電流源，其中該第六電流源以及該第八電流源耦接於該第二輸出節點，其中該第六控制訊號用以控制該第六電流源，且該第八控制訊號用以控制該第八電流源。
  8. 如請求項7所述的感測放大器，其中該邏輯電路包含：一第五邏輯閘，用以依據該第二時脈訊號以及該第三比較訊號產生該第五控制訊號；一第六邏輯閘，用以依據該第二時脈訊號以及該第四比較訊號產生該第六控制訊號；一第七邏輯閘，用以依據該第一時脈訊號以及該第三比較訊號產生該第七控制訊號；以及一第八邏輯閘，用以依據該第一時脈訊號以及該第四比較訊號產生該第八控制訊號，其中該第五邏輯閘以及該第六邏輯閘為反及閘，其中該第七邏輯閘以及該第八邏輯閘為反或閘。
  9. 如請求項7所述的感測放大器，其中當該感測放大器操作於半速率(half-rate)模式下，該第二時脈 訊號為該第一時脈訊號的反相。
  10. 如請求項3所述的感測放大器，其中該閂鎖電路更包含：一第五電晶體以及一第六電晶體，其中該第一電晶體與該第五電晶體串聯耦接於一電源端與該第一輸出節點之間，其中該第六電晶體與該第二電晶體串聯耦接於該第一輸出節點與一地端之間；以及一第七電晶體以及一第八電晶體，其中該第三電晶體與該第七電晶體串聯耦接於該電源端與該第二輸出節點之間，其中該第八電晶體與該第四電晶體串聯耦接於該第二輸出節點與該地端之間，其中該第五電晶體、該第六電晶體、該第七電晶體以及該第八電晶體依據該第一時脈訊號導通或截止。
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