KR930002255B1 - 반도체 기억장치의 데이터출력 제어회로 - Google Patents

반도체 기억장치의 데이터출력 제어회로 Download PDF

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KR930002255B1
KR930002255B1 KR1019900010475A KR900010475A KR930002255B1 KR 930002255 B1 KR930002255 B1 KR 930002255B1 KR 1019900010475 A KR1019900010475 A KR 1019900010475A KR 900010475 A KR900010475 A KR 900010475A KR 930002255 B1 KR930002255 B1 KR 930002255B1
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마사미 마스다
겐이치 나카무라
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치의 데이터출력 제어회로
제1도는 본 발명의 1실시예에 따른 데이터출력제어회로의 구성도,
제2도는 제1도에 도시된 구성의 동작을 설명하기 위한 타이밍 차트,
제3도와 제4도 및 제5도는 본 발명의 다른 실시예와 또 다른 실시예 및 또 다른 실시예에 따른 데이터출력제어회로의 구성도,
제6도는 종래 데이터출력제어회로의 구성도,
제7도는 제6도에 도시된 구성의 동작을 설명하기 위한 타이밍 차트,
제8도는 출력트랜지스터의 관통전류를 방지하기 위한 다른 구성을 예시한 부분회로구성도,
제9도는 노이즈의 발생을 설명하기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
M1, M2 : 출력트랜지스터 B1, B2 : 버퍼
F1, F2 : 랫치 M3 : 트랜지스터
G1, G2 : 노아게이트 CG1,CG2 : 게이트
[산업상의 이용분야]
본 발명은 반도체기억장치의 데이터출력제어회로에 관한 것으로, 특히 ATD(어드레스천이검출기)클럭을 사용하여 이른바 데이터이퀼라이즈를 수행하는 제품에 적용하기에 적합한 반도체기억장치의 데이터출력회로에 관한 것이다.
[종래의 기술과 그 문제점]
제6도는 종래 데이터출력제어회로의 구성도로서, 도면에서 나타낸 바와같이 점선으로 둘러싸여 표시된 출력회로부(0C)에는 데이터선(d,
Figure kpo00001
)에서 데이터가 입력되는 바, 이 데이터는 노아게이트(G1,G2)에 입력된다. 이 경우 억세스를 고속으로 하기 위해서는 데이터선(d,
Figure kpo00002
)을 이퀄라이즈할 필요가 있다. 이 때문에 ATD(어드레스천이검출기)가 어드레스신호의 변화를 검출하여 출력하는 클럭펄스(Φ)(ATD펄스)가 사용되어진다. 그리고, 이 클럭펄스(Φ)는 노아게이트(G1,G2)와 데이터선(d,
Figure kpo00003
)을 접속하는 트랜지스터(M3)의 게이트에 입력되게 된다. 노아게이트(G1)의 출력점(N4)과 노아게이트(G2)의 출력점(N5)은 각각 출력트랜지스터(M1)와 출력트랜지스터(M2)의 게이트에 접속되어 있다. 출력트랜지스터(M1,M2)는 직렬로 접속되는 한편 이들 트랜지스터(M1,M2)의 출력은 출력점(N1)으로부터 도출된다. 한편, 직류전원(E)으로부터 주위가 점선으로 표시된 출력회로부(0C)에 전원전위(Vcc)와 접지전위(Vss)가 공급되어 지고, 이 전원(E)에는 등가적으로 콘덴서(C2)가 병렬접속되어 있다. 또 이 직류전원(E)의 전원전위(Vcc)측에는 리액턴스(L2)와 저항(R2)이 직렬로 접속되어 있음과 더불어 접지전위(Vss)측에는 리액턴스(L3)와 저항(R3)이 직렬로 접속되어 있다. 그리고 출력회로부(0C)에서도 전원계에 등가적으로 전원전위(Vcc)측의 입력점(N2)이후에 저항(R4)이, 접지전위(Vss)측의 입력점(N3)이후에 저항(R5)이 개재되어 있다. 또, 출력회로부(0C)의 출력측에도 등가적으로 저항(Rl)과 리액턴스(L1) 및 콘덴서(C1)의 직렬회로가 존재하고 있다.
이하, 상기와 같은 구성에서 제7도의 타이밍차트에 기초하여 그 동작을 설명한다.
이 제7도에서 (a)는 전원전위(Vcc)의 입력점(N2)의 상태, (b)는 어드레스신호의 변화, (c)는 클럭펄스(Φ),(d)는 데이터선(
Figure kpo00004
)의 상태,(e)는 데이터선(d)의 상태,(f)는 노아게이트(G1)의 출력점(N4)의 상태, (g)는 노아게이트(G2)의 출력점(N5)의 상태, (h)는 출력트랜지스터(M1, M2)의 출력점(N1)의 상태,(i)는 접지전위(Vss)의 입력점(N3)의 상태를 각각 도시한 것이다.
제7도(b)에 도시된 바와같이 클럭펄스(Φ)는 시각 tl(t6)에서 변화되고, 이에 따라 제7도(C)에 도시된 바와같이 t2로 부터 t3사이에 하이레벨(ψ1)로 되는 신호가 얻어지게 되는EP, 이 클럭펄스(Φ)는 제6도에서 알 수 있는 바와같이 트랜지스터(M3)의 게이트에 입력되어 이 트랜지스터(M3)를 온시킴에 따라 데이터선(d,
Figure kpo00005
)의 전위가 t2∼t3동안 제7도(d),(e)에 도시된 바와같이 중간전위로 된다. 한편, 클럭펄스(Φ)는 노아게이트(G1,G2)에도 공급되게 되고, 이에 따라 노아게이트(G1,G2)의 출력점(N4,N5)은 t2∼t3동안 제7도(f),(g)에 도시된 바와같이 로우레벨로 되며, 노아게이트(G1,G2)의 출력은 출력트랜지스터(M1,M2)의 게이트에 입력되게 되는바, 이들 트랜지스터(M1,M2)의 출력점(Nl)에서는 제7도(h)에 도시된 바와같은 데이터의 출력과형이 얻어지게 된다. 이에 더하여 클럭펄스(Φ)에 의한 이퀄라이즈의 레벨은 직류전원(E)에서 공급되어지는 전원전위(Vcc)와 접지전위(Vss)의 중간전위로 되어있음과 더불어, 그 중간전위의 레벨에 의해 출력트랜지스터(M1)와 출력트랜지스터(M2)가 동시에 온되지 않도록 함으로써 전원전위(Vcc)측으로 부터 출력트랜지스터(M1)와 출력트랜지스터(NI2) 및 접지전위(Vss)측에 이르는 관통전류가 흐르지 않게 하고 있다.
또, 이퀼라이즈시 출력트랜지스터(M1,M2)에 관통전류가 흐르지 않도록 하기 위해 제8도와 같이 구성된 회로가 사용되는데, 이 회로는 노아게이트(G1,G2)에 의해 랫치회로를 형성해서 이퀄라이즈시에는 이전의 데이터를 보유할 수 있도록 하고 있지만, 이 회로는 데이터억세스시의 게이트단수가 일단 증가하기 때문에 고속억세스가 수행되지 않게 된다.
종래의 데이터출력제어장치는 상기한 바와같이 구성되어 있기 때문에 데이터출력시에 출력측의 부하인 콘덴서(C1)가 고속으로 급속충방전되는 바, 이에 따른 전원전위(Vcc)와 접지전위(Vss)의 변동을 피할 수 없게 된다. 즉, 제6도에 도시된 바와같이 직류전원(E)에는 병렬로 콘덴서(C2)가 등가적으로 개재되어 있고, 전원전위(VTcc)측에는 리액턴스(L2)와 저항(R2)이 등가적으로 직렬 개재되어 있으며, 접지전위(Vss)측에는 리액턴스(L3)와 저항(R3)이 등가적으로 직렬 개재되어 있는 한편, 출력회로부(0C)측의 전원전위(Vcc)에는 저항(R4)이, 접지전위(Vs)측에는 저항(R5)이 등가적으로 존재하고 있다. 이 때문에 부하측을 고속으로 억세스되도록 하면 전원전위(Vcc)의 입력점(N2)과 접지전위(Vss)의 입력점(N3)에는 당연히 레벨의 변동이 수반되고, 이 전원전위(Vcc,Vss)의 변동은 신호출력의 노이즈로 되어 반도체회로의 오동작을 일으키는원인이 된다. 즉, 제9도에 도시된 바와같이 전원전위(Vcc)와 접지전위(Vss)에 변동이 생기게 되면, 본래입력신호에 노이즈가 없더라도 상대적으로 입력신호에 노이즈가 있는 것과 등가인 동작으로 되기 때문에 ATD가 오동작을 일으켜 클럭펄스(Φ)등의 오입력을 일으킬 가능성이 높아지게 된다.
제6도에 도시된 종래의 데이터출력제어장치의 경우, 제7도(a),(i)에 도시된 바와같이 전원전위(Vcc)와 접지전위(Vss)에서 t4∼t5사이에 노이즈가 발생된다고 하면, ATD가 오동작을 일으켜 클럭펄스(Φ)가 제7도(c)에 점선으로 나타낸 바와같이 t4∼t5동안에 잘못되어 하이레벨(ψ2)로 되게 된다· 이 경우 t4와 t5사이의 클럭펄스(Φ)(하이레벨 ψ2)에 의해 출력트랜지스터(M1,M2)에 따른 출력은 하이임피던스로 되게 된다.이에 따라 억세스되는 단지 출력점(Nl)의 전위변화가 제7도(h)에 점선으로 나타낸 바와같이(t4와 t5사이)정지하게 되고, t5시점에서 클럭펄스(Φ)가 L레벨로 복귀되면 이 출력의 하이임피던스상태는 해제되어 계속해서 출력의 억세스가 수행된다.
즉, t5이후에 제7도(h)에 도시된 바와같이 출력점(Nl)의 전이가 상승되고, 이 경우 억세스의 지연이 발생하게 되는 바, 이는 고속억세스를 필요로하는 장치계에서는 큰 문제가 된다.
[발명의 문제]
본 발명은 상기한 사정을 감안해서 이루어진 것으로, 전원 노이즈에 의해 ATD가 오동작을 일으켜 클럭펄스를 출력해도 데이터출력에 영향을 주지 않고 고속억세스특성을 손상사키지 않는 반도체기억장치의 데이터출력을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 제1반도체기억장치의 데이터출력제어회로는 어드레스천이검출기로 부터의 클럭펄스에 기초해서 데이터선을 이퀼라이즈수단에 의해 이퀄라이즈시키고, 이후 천이 다음의 새로운 어드레스에 의해 선택되는 새로운 메모리셀이 기억한 데이터를 데이터선에 출력해서 그 데이터를 출력단에서 출력하는 반도체기억장치의 데이터출력장치에 있어서, 상기 데이터선중 상기 이퀄라이즈수단과 상기 출력단사이의 부분에 직렬로 삽입접속되어 상시 도통되어 있으면서 상기 클럭펄스에 의해 오프되는 스위칭수단과, 상기 데이터선중 상기 스위칭수단과 상기 출력단사이의 부분에 삽입접속되어 상기 데이터선의 전위를 랫치하는 랫치수단을 구비하여 구성되어 있다.
본 발명에 따른 제2반도체기억장치의 데이터출력제어회로는 상기 제1반도체기억장치의 데이터출력회로에 있어서, 상기 데이터선은 상기 메모리셀로 부터 출력되는 1쌍의 상보적인 데이터가 공급되는 1쌍의 상보적인 데이터선을 구비하여 구성되어 있다.
본 발명에 따른 제3반도체기억장치의 데이터출력제어회로는 상기 제2반도체기억장치의 데이터출력제어회로에 있어서, 상기 스위치수단과 상기 랫치수단은 상기 1쌍의 상보적인 데이터선중 최소한 한쪽에 설치되어 구성된다.
[작용]
ATD로 부터의 클럭펄스에 따른 데이터선의 이퀄라이즈중에는 스위칭수단이 오프됨에 따라 관통전류의 흐름이 저지되게 되고, 이후 스위칭수단이 온되어 랫치수단이 데이터선의 전위를 랫치하게 된다. 즉, 랫치수단이 선택된 메모리셀의 데이터를 랫치하게 되고, 이 랫치데이터에 기인해서 출력이 수행되게 된다. 이 출력중에 노이즈에 의해 ATD가 클럭펄스를 오출력하게 되는 바, 이 클럭펄스에 의해 상기 스위치수단이오프되어도 상기 랫치수단에 의해 데이터는 중단되지 않고 연속적으로 출력됨에 따라 고속의 데이터독출이 수행되게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 1실시예에 따른 데이터출력제어장치의 회로구성도를 나다낸 것으로, 제1도에 도시된 바와같이 데이터선(d,
Figure kpo00006
)에 복수의 메모리셀이 접속되어 있고, 출력트랜지스터(M1)의 게이드와 출력트랜지스터(M2)의 게이트전단에 데이터선(d,
Figure kpo00007
)을 입력으로 하는 버퍼(스위치수단; B1,B2)가 각각 설치되어 있는네, 이들 버퍼(B1,B2)는 3상태구조로 되어 있음에 따라 클럭펄스(Φ)에 의해 이들 버퍼(B1,B2)의 출력을 하이임피던스 상태로 할수 있게 된다. 또 데이터선(d,
Figure kpo00008
)은 클럭펄스(Φ)가 입력되는 트랜지스터(M3)에의해 이퀼라이즈되게 된다. 또, 출력트랜지스터(M1,M2)의 게이트에는 인버터를 조합해서 구성된 랫치(랫치수단: F1,F2)가 배치되어 있음에 따라 버퍼(B1,B2)의 출력이 하이임피던스일 때 하이임피던스되기 직전의 상태가 유지될 수 있게 된다.
다음, 상기와 같은 구성에서 제2도의 타이밍차트에 기초해서 그 동작을 설명한다.
제2도에서 (a)는 어드레스신호의 변화,(b)는 클럭펄스(Φ), (c)는 데이터선(d,
Figure kpo00009
)의 상태, (d)는 버퍼(B1)의 출력점(N4)과 버퍼(B2)의 출력점(N5)의 상태,(e)는 출력트랜지스터(M1,M2)의 출력점(Nl)의상태,(f)는 전원전위(Vcc)의 입력점(N2)의 상태,(g)는 접지전위(Vss)의 입력점(N3)의 상태를 각각 나타낸 것이다.
제2도(a)에 도시된 바와같이 어드레스신호 tl(t6)의 시각에서 변화되고, 이에 따라 제2도(b)에 도시된바와같이 클럭펄스(Φ)는 t2부터 t3사이에 하이레벨(ψ1)로 된다. 이 클럭펄스(Φ)는 트랜지스더(M3)의 게이트에 입력되어 데이터선(d,
Figure kpo00010
)이 전위를 t2∼t3동안 제2도(c)에 도시된 바와같이 중간전위로 되게 한다. 한편, 클럭펄스(Φ)는 상기 버퍼(B1,B2)에도 공급됨에 따라 버퍼(B1,B2)의 출력점(N4,N5)은 t2∼t3동안에 하이임피던스로 되는데, 버퍼(B1,B2)의 출력점(N4,N5)에 랫치(F1,F2)가 접속되어 있기 때문에 버퍼(B1,B2)가 하이임피던스로 되는 경우 출력점(N4,N5)의 전위는 랫치(F1,F2)에 의해 제2도(d)에 도시된 바와같이 전상태로 유지되고, 클럭펄스(Φ)가 t3시점에서 로우레벨로 되면 트랜지스터(M3)에 의한 데이터선(d,
Figure kpo00011
)의 이퀄라이즈가 해제되게 된다. 이에 따라 데이터선(d,
Figure kpo00012
)의 레벨이 확정되는 한편, 버퍼(B1,B2)의 하이임피던스상태가 해제됨에 따라 버퍼(B1,B2)의 출력점(N4,N5)의 상태는 제2도⒭)에 도시된 바와같이 제2도(c)에 도시된 데이터선(d,
Figure kpo00013
)에 기초하는 레벨로 되고, 그 결과 출력트랜지스터(M1,M2)의 출력점(Nl)에서는 제2도(e)에 도시된 바와같은 데이터의 출력파형이 얻어지게 된다.
이후 제2도(f)와 (g)에 도시된 바와같이 전원전위(Vcc)와 접지전위(Vss)에서 t4∼t5동안 노이즈가 발생된다고 하면, ATD가 오동작하게 되어 클럭펄스(Φ)가 제2도(b)에 도시된 바와같이 t4∼t5사이에서 하이레벨(Φ)로 될 수 있는 바, 이 경우 클럭펄스(Φ)의 하이레벨에 의해 버퍼(B1,B2)의 출력은 하이임피던스로되지만, 그 출력점(N4,N5)은 제2도(d)에 도시된 바와같이 랫치(F1,F2)에 의해 하이임피던스로 되는 이전 상태를 유지하게 된다. 따라서, 제2도(e)에 도시된 바와같은 출력트랜지스터(M1,M2)의 게이트입력상태는 변화되지 않고, 그 출력점(Nl)은 클럭펄스(Φ)의 노이즈에 관계없이 중단되지 않고 상승 변화되어 가게 된다. 그리고 t5시점에서 클럭펄스(Φ)가 로우레벨로 복귀되면 버퍼(B1,B2)의 출력인 하이임피던스가 해제되고, 이 시점에서 데이터선(d,d)의 레벨도 제2도(c)의 t5이후에 나타낸 바와같이 이퀄라이즈의 해제에 수반하여 확정됨에 따라 후속의 출력억세스가 수행되게 된다. 이 경우에도 제2도(d)에 도시된 바와같이 버퍼(B1,B2)의 출력점(N4,N5)의 레벨은 변화되지 않음에 따라 출력트랜지스터(M1,M2)의 출력점(Nl)의 클럭펄스(Φ)의 노이즈에 관계없이 중단되지 않고 변화되어 가게 된다.
제3도는 본 발명의 다른 실시예에 따른 데이터출력제어장치의 회로구성도로서, 본 실시예는 출력제어신호(OE)가 있는 경우의 구성을 예시한 것으로, 버퍼(B1,B2)에는 이 제어신호(0E)가 클럭펄스(Φ)에 중첩되게 입력되고 있다. 또, 버퍼(B1,B2)의 각 출력단(N4,N5)과 어스(접지전위; Vss)와의 사이에 트랜지스터(T1,T2)가 접속되고, 이들 트랜지스터의 게이트에는 이 제어신호(0E)가 게이트입력되고 있다.
본 실시예에서는 제어신호(0E)가 로우레벨인 경우 제3도의 회로와 제1도의 회로는 모두 같은 형태의 동작을 수행하게 된다. 단 제어신호(0E)가 하이레벨일때에는 다른 신호의 상태에 관계없이 출력트랜지스터(M1,M2)의 출력점(N1)의 상태가 하이 레벨로 된다.
제4도는 본 발명의 또 다른 실시예에 따른 데이터출력제어장치의 회로구성도로서, 이 제4도의 회로는 제3도의 회로에 비해 랫치(F1,F2)가 클럭펄스(Φ)에 의해 동작되는 제어게이트(CF1,CG2)가 설치됨에 그차이가 있다.
본 실시예에서는 버퍼(B1,B2)가 하이임피던스일때에만 랫치(F1,F2)에 의해 데이터랫치동작이 수행된다.
제5도는 본 발명의 또 다른 실시예에 따른 데이터출력제어장치의 구성도로서, 이 제5도의 회로는 제3도의 회로에 비해 출력트랜지스터(M1)에서 제6도의 종래의 회로도와 같은 형태로 노아게이트(G1)에 의해 게이트제어를 수행하도록 되어 있음이 다르게 되어 있다.
본 실시예에서는 데이터출력의 하이레벨을 억세스한 경우, 노이즈의 어드레스입력에 대한 영향에 의해 ATD의 오동작에 의해 클럭펄스(Φ)가 발생되면, 억세스시간의 지연을 발생하게 되지만, 데이터출력의 로우레벨을 억세스하는 경우에는 제3도의 회로와 같이 노이즈에 의한 억세스시간의 지연을 수반하지 않고 데이터출력의 억세스를 할 수 있게 된다. 즉 제5도의 회로는 데이터출력의 로우레벨을 억세스로 하는 경우에만 노이즈가 문제로 되는 경우에 효과적인 구성으로 된다.
한펀, 데이터출력의 하이레벨에 대한 억세스인 경우에만 노이즈가 문제로 되는 경우에는 예컨대 제3도에서 버퍼(B2)와 트랜지스터(T2) 및 랫치(F2) 대신에 노아게이트(G2)를 사용하면 좋다.
이상에서 설명한 각 실시예의 구성에서는 출력트랜지스터의 입력측에 데이터를 보유하는 랫치가 설치되어있기 때문에 그 전단에 위치하는 버퍼가 데이터출력의 억세스중에 잘못해서 하이임피던스로 되어도 출력트랜지스터의 입력측에는 상태 변화가 일어나지 않게 되어 출력억세스의 지연이 발생되지 않게 되므로 고속억세스가 유지될 수 있게 된다.
[발명의 효과]
이상에서 설명한 바와같이, 본 발명에 의하면 출력억세스중에 전원선의 노이즈에 의해 ATD가 오동작해서 이퀄라이즈용 클럭펄스가 잘못 입력되어도 데이터출력의 억세스는 중단되지 않음에 따라 고속억세스에 적합한 데이터출력제어회로를 얻을 수 있게 된다.

Claims (3)

  1. 어드레스천이검출기로 부터 클럭펄스(Φ)에 기초해서 데이터선을 이퀼라이즈수단(M3)에 의해 이퀄라이즈한 다음 천이된 후의 새로운 어드레스에 의해 선택되는 새로운 메모리셀이 기억한 데이터를 데이터선(d,
    Figure kpo00014
    )에 출력해서 그 데이터를 출력단(Nl)으로 부터 출력하는 반도체기억장치의 데이터출력제어회로에 있어서, 상기 데이터선중 상기 이퀄라이즈수단(M3)과 상기 출력단 사이의 부분에 직렬로 삽입접속되어 상시도통상태로 되어 있으면서 상기 클럭펄스에 의해 오프되는 스위치수단(B1,B2)과, 상기 데이터선중 상기 스위치수단(B1,B2)과 상기 출력단 사이의 부분에 삽입접속되어 상기 데이터선의 전위를 랫치하는 랫치수단(F1,F2)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 데이터출력제어회로.
  2. 제1항에 있어서, 상기 데이터선은 상기 메모리셀로부터 출력되는 1쌍의 상보적인 데이터가 공급되는1쌍의 상보적인 데이터선을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 데이터출력제어회로.
  3. 제2항에 있어서, 상기 스위치수단(B1,B2)과 상기 랫치수단(F1,F2)은 상기 1쌍의 상보적인 데이터선중 최소한 한쪽에 설치된 것을 특징으로 하는 반도체기억장치의 데이터출력제어회로.
KR1019900010475A 1989-07-12 1990-07-11 반도체 기억장치의 데이터출력 제어회로 KR930002255B1 (ko)

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