JPH0661160B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、内部データを外部に出力する出力バッファ
回路を備えた半導体集積回路に於いて入力バッファに重
畳したノイズに対して誤動作を防止することが可能な半
導体メモリを備えた半導体集積回路に関する。

（従来の技術） 半導体メモリでは、その出力によって外部に存在する大
きな容量、例えば１００ｐＦ程度の負荷容量を駆動する
必要がある。このため、半導体メモリの内部データを外
部に出力する出力バッファ回路ではこのような大きな負
荷容量を充分に駆動することが出来るように、出力段の
トランジスタの電流駆動能力を極めて大きく設定してい
る。

このような出力バッファ回路の一般的な構成を第７図に
示す。半導体メモリ内部で形成されたデータDout′は出
力バッファ回路の入力端子５１に供給される。この出力
バッファ回路を動作させる期間では信号ＯＤ１が“Ｌ”
レベルに、信号ＯＤ２が“Ｈ”レベルに夫々される。こ
れにより、信号ＯＤ１で制御されるＰチャンルネルＭＯ
Ｓトランジスタ（以下、Ｐトランジスタと称する）５２
がオン、ＮチャンネルＭＯＳトランジスタ（以下、Ｎト
ランジスタと称する）５３がオフする。これにより、端
子５１に供給されたデータDout′は、Ｐトランジスタ５
４とＮトランジスタ５５とＰトランジスタ５６とＮトラ
ンジスタ５７とから成るＣＭＯＳ型のインバータを順次
介して、出力段のＰトランジスタ５８のゲートに供給さ
れる。他方、信号ＯＤ２で制御されるＮトランジスタ５
９がオン、Ｐトランジスタ６０がオフする。これによ
り、端子５１に供給されたデータDout′は、Ｐトランジ
スタ６１とＮトランジスタ６２から成るＣＭＯＳ型のイ
ンバータ及びＰトランジスタ６３とＮトランジスタ６４
とから成るＣＭＯＳ型のインバータを順次介して、出力
段のＮトランジスタ６５のゲートに供給される。ここ
で、上記出力段のトランジスタ５８，６５の各ソース
は、正極性の電源電圧VDDのノード、アース電圧VDDのノ
ードに夫々接続され、ドレインは共に出力端子６６に接
続させている。

このような出力バッファ回路では、端子５１に供給され
る内部データDout′のレベルに応じて出力段のトランジ
スタ５８、６５の何れも一方がオンし、このオンしてい
るトランジスタを介して出力端子６６に接続された負荷
容量６７がVDDに充電若くはVDDに放電される。そして、
この負荷容量６７を大きな電流で充電、放電して出力端
子６６から出力すべきデータDout′の立上り、立下りを
急峻にするため、トランジスタ５８、６５の素子寸法が
大きくされ、夫々のコンダクタンスが大きく設定されて
いる。

所で、このような出力バッファ回路を備えた半導体集積
回路をシステムに組み込む場合、上記電源電圧VDDとア
ース電圧VSSは、夫々電源装置７０から配線を介して出
力バッファ回路に供給される。このため、VDDとVSSの配
線に存在するインダクタンス７１、７２の影響によりこ
れ等の配線に大きな電流が流れると電圧VDD、VSSに大き
な電位変動が発生する。即ち、これ等の配線に存在する
インダクタンス成分をＬとし、配線に流れる電流の時間
的変化の役割をｄｉ／ｄｔとすると、配線には次の式で
与えられるような電位変化Δｖが生じる。

Δｖ＝Ｌ・（ｄｉ／ｄｔ）………（１） 第８図は、上記出力バッファ回路に於ける各部分の電
圧、電流波形を示す波形図である。尚、第８図に於いて
ａは、出力段のＰトランジスタ５８のゲート電圧であ
り、ｂは、Ｎトランジスタ６５のゲート電圧であり、又
Ｉｓは、トランジスタ５８のドレイン電流、Ｉｔは、ト
ランジスタ５８のドレイン電流である。

第８図に示したように、内部データDout′のレベルが変
化した後に、トランジスタ５８、６５のゲート電圧ａ、
ｂが変化し、これによりトランジスタ５８，６５がスイ
ッチングする。この結果、トランジスタ５８のドレイン
電流Ｉｓ若くは、トランジスタ６５のドレイン電流Ｉｔ
が流れ、この電流によって電圧VDD，Ｖに電位変動が生
じる。

このように、出力バッファ回路からデータが出力される
時、出力段に大きな電流が流れることにより、ＩＣ内部
で電圧VDD、Ｖに電位変動が生じる。そして、電位変動
により、ＩＣに誤動作が引き起される。負荷容量に対す
る充放電電流で引きおこされる誤動作は、ＩＣが高速性
を要求され、より短時間に負荷容量の充放電を行なう必
要がある場合、より大きな電流を流す必要があるため、
益々起こり易くなる。

このような電源電圧の電位変動に基く誤動作としては種
々あるが、その中の一つにセンスアンプの誤動作があ
る。通常、センスアンプは、半導体メモリに於いてデー
タを高速に読み出す為に極めて微少な電位変化を検出す
る必要がある。所が、このセンスアンプにもＩＣ内部の
電圧VDD、VSSが供給されており、この電位変化により、
センスアンプの誤動作が引き起される。例えば、センス
アンプは二つのノードの電位を比較し、その電位の高低
に応じて、“Ｌ”レベル若しくは、“Ｈ”レベルのデー
タを出力する。この時、上記二つの入力ノードの寄生容
量の差等によりVDD或いはVSSの変化に対する応答が異な
る。

このように、二つのノードにVDD或いはVSSの変化に対す
る応答が追従速度が異なり、二つに電位が一時的に逆転
し、この結果誤ったデータが出力されることになる。こ
のような誤動作は、センスアンプの二つのノード入力の
電位差が小さい程起こり易い。しかしながら、読み出し
速度の高速化のためにはこの電位差は小さい程良いが高
速性が要求される半導体メモリではこのような誤動作が
益々起こり易くなる。

更に、、入力段例えばアドレス入力部でも誤動作が発生
する。VDD，VSSの電位変動はデータを外部に出力してい
るＩＣの内部で生じている。このＩＣのデータ入力段
は、他のＩＣから供給されているデータを内部に取込ん
でいる。従って、データを出力しているＩＣ内部のVD
D，VSSが変化してもそのＩＣに対する入力データのレベ
ルは変化しない。このことが、誤動作の原因となる。例
えば、データとして“Ｌ”レベルが供給されているとす
る。この時、このデータが供給されているＩＣの電源VD
Dが負極性の方向に変化するとこのVSSを基準電位として
いるこのＩＣのアドレスバッファ回路は、このレベルを
“Ｈ”レベルとみなしてしまうことがある。即ち、VDD
が負方向に変化するために入力の“Ｌ”レベルとVSSの
電位差が大きくなりVDDを基準にして考えると相対的に
入力データの“Ｌ”レベル電位が上昇したことになり、
アドレスバッファは入力が“Ｌ”レベルであるにも拘ら
ずこれを“Ｈ”レベルとして読取り内部に伝達してしま
う。これにより誤動作してしまう。

このように、従来の半導体メモリでは、出力データが変
化する際に電源電圧の電位が変動し、これにより誤動作
が生じるという欠点がある。

この発明は、上記のような事情を考慮してなされたもの
で、その目的は、出力データのレベル変化による誤動作
を防止出来る半導体集積回路を提供することにある。

［発明の構成］ この発明による半導体集積回路は、アドレス入力の変化
を検知してパルスを発生し、このパルス信号が発生して
いる時はメモリセルからのデータを高速に出力バッファ
に伝達し、データが出力される時は、パルス信号を切
り、伝達速度を落し、データが出力されたセンスアンプ
が誤動作しても出力バッファには伝達されずセンスアン
プが復帰するまでの間は間違ったデータは出力しないよ
うにしている。

［発明の実施例］ 以下図面を参照してこの発明の実施例を説明する。第１
図はこの発明による半導体集積回路の全体システム図で
ある。第１図に於いて１，１は夫々Ｘアドレス入力，Ｙ
アドレス入力となる入力端子群、２はアドレスバッフ
ァ、３は夫々Ｘデコーダ，Ｙデコーダ、４はＹゲート回
路、５はメモリセルアレイ、６はセンスアンプ、７は伝
達部、８は出力バッファ、９はアドレス変化検出回路、
１０はノア回路である。

第２図は、第１図に示したこの発明による半導体集積回
路の伝達部７の回路構成を示す図であり、そのタイミン
グ図は第３図に示されている。伝達部７の動作は次の通
りである。アドレスが変化して新たなメモリセルが選択
され、そのデータがセンスアンプで検出される。検出さ
れたデータが出力バッファ８に伝達され、出力される。
そして、このあたらしいデータが出力バッファ８に伝達
される時、パッス信号Ｐにより第３図に於けるスイッチ
ＳＷを閉成し、迅速に出力バッファ８に伝達する。出力
バッファ８から新しくデータが出力され、電源にノイズ
が重畳する前にパルス信号Ｐを“Ｌ”レベルにし、スイ
ィチＳＷを開成させる。データが出力された後は、セン
スアンプ６からのデータを遅延回路ＤＣを介して出力バ
ッファ８に供給されることになる。

この遅延回路ＤＣは、抵抗成分と容量で構成されている
ため、例えばセンスアンプ６の短期間の誤動作ならば遅
延回路ＤＣで吸収されてしまう。従って、間違ったデー
タが伝達されない。遅延回路ＤＣの遅延時間は、間違っ
たデータが現れる時間により設定されることになる。ア
ドレス入力がノイズによって誤って読まれた場合も間違
ったデータが出力されている時間より長く遅延時間を設
定すれば誤動作は無くなる。パルス信号Ｐは、アドレス
が変化して後、所定の期間“１”になる信号でその
“Ｈ”になっている期間はセンスアンプ６から新しく選
択されたメモリセルアレイ５のメモリセルからのデータ
が出力され、出力バッファ８に伝達され出力バッファ８
から外部に出力されるまでの期間に設定することが望ま
しい。

第３図に於ける信号ＨＺは出力バッファ８を制御するた
めのものであり、これは特別に必要なものではないが、
アドレスが変化した後、所定期間信号ＨＺを“Ｈ”レベ
ルに設定し、信号Ｐが“Ｌ”レベルなった後、信号ＨＺ
を“Ｌ”レベルにすることにより、信号Ｐが必らず
“Ｌ”レベルになった後に出力バッファ８からデータが
出力されることになる。尚、信号ＨＺは、第８図に於け
るＯＤ１，ＯＤ２と論理をとるようにして出力バッファ
８を非動作状態にする。或いは古いデータをそのまま出
力するようにしても良い。

第４図は、遅延回路ＤＣの具体的な回路例であり、抵抗
ＲとコンデンサＣとによる積分回路で遅延回路ＤＣを構
成するものである。

第５図は、第３図に示した遅延回路ＤＣの更により具体
的な回路構成を示すもので、信号Ｐが“Ｏ”の時はトラ
ンジスタ９，１０及びコンデンサＣ１と、トランジスタ
１１，１２及びコンデンサＣ２で決定される時定数によ
って遅延回路ＤＣの遅延時間が決定される。信号Ｐが
“１”の時はトランジスタ１３〜２０の導通抵抗は極め
て小さく設定されている。このため、センスアンプ６か
らのデータは短時間でDout′伝達される。

第６図は、第１図に示したアドレス変化検出回路９にノ
イズキャンセラＮＣを設けることによりこの発明の目的
を達成したものであり、アドレス変化を検出して信号Ｐ
を出力するアドレス変化検出回路９の入力側に例えば抵
抗Ｒ１とコンデンサＣ１とで構成されたノイズキャンセ
ラＮＣを接続し、アドレスにノイズが重畳した時にこの
ノイズキャンセラＮＣがノイズを吸収することにより誤
まってアドレス変化検出回路９が出力Ｐを出力しないよ
うにしている。

尚、このノイズキャンセラＮＣは、上記のものに限定さ
れずどのようなものでも良くまたアドレス変化検出回路
９の内部に設けても良い。

第６図（ｂ）に示す様にアドレス入力ＡＤＤにノイズが
重畳してもアドレス変化検出回路９からは信号Ｐは出力
されない。

入力データを増幅し内部に伝達するアドレスバッファ回
路２は、その応答速度は速い方がデータの読み出し速度
は速くなる。このため、アドレスバッファ２の入力部は
アドレス変化検出回路９のようにノイズキャンセンＮＣ
を設けてノイズを吸収するようにすると応答速度が遅く
なり好ましくない。

この発明による半導体集積回路ではアレスバッファ２の
入力部に特にノイズキャンセラを設けてノイズを吸収す
るようにしなくても誤動作はしない。また、アドレス変
化検出回路９の入力部にノイズキャンセラＮＣを設けた
場合の読み出し速度は遅れない。アドレスにノイズが重
畳しアドレスバッファ２からノイズがデータと誤まって
出力されセンスアンプ６から誤ったデータが出力された
としてもアドレス変化検出回路８はノイズが消去されて
いるため、信号Ｐを出力せず、センスアンプ６の出力は
遅延回路ＤＣを通過する時に消去されてしまい、誤った
データはDout′に伝達されない。また、正規のアドレス
が変化した時、アドレス変化検出回路８ではノイズキャ
ンセラＮＣによる動作時間だけ信号Ｐの出力は遅延する
が、正規のアドレスがアドレスバッア２から出力された
時、デコーダ３、メモリセルアレイ５等の内部回路に伝
達され、センスアンプ６からデータが出力される時間の
方が長く信号Ｐはセンスアンプ６からデータが出力され
た時にスッイチＳＷを閉成させれば良い。従って、ノイ
ズキャンセラＮＣの動作時間とアドレス変化検出回路８
から信号Ｐが出力されるまでの時間をアドレス入力が入
力され、センスアンプ６からデータが出力されるまでの
時間とを略等しく設定出来るため、アドレス変化検出回
路８の応答速度は遅くても良く、このため、アドレス変
化検出回路の入力部にノイズキャンセラＮＣを設けたと
してもシステム全体の読み出し速度は遅延しない。

［発明の効果］ 以上の様に、この発明によれば、アドレスが変化した
後、新たにメモリセルが選択されてデータが出力バッフ
ァから出力されるまでの間、データをセンスアンプから
出力バッファに出力されるまでの時間を短かくし、それ
以外の時は遅延回路を介して出力が出力バッファに伝達
されるため、データが出力バッファから出力される際の
電源ノイズの影響でセンスアンプあるいはアドレスバッ
ファが誤動作しても誤ったデータが出力するようなこと
がない。

尚、この発明は、半導体メモリについて説明したが、入
力部と内部データを外部に出力する出力バッファ回路を
有するものであるならばどのようなものにでも適用する
ことが出来るものであることは云うまでも無い。

【図面の簡単な説明】

第１図はこの発明による半導体集積回路の全体を示すシ
ステム図、 第２図は、第１図に於ける伝達部の具体的な回路構成を
示す図、 第３図は、第２図に示した伝達部のタイミングチャート
を示す図、 第４図は、第２図に示した伝達部の遅延回路の具体的な
回路構成図、 第５図は、第２図に示した伝達部の遅延回路の更により
具体的な回路構成図、 第６図（ａ）は、アドレスバッファ検出回路とノイズキ
ャンセラとの接続関係を示す図 第６図（ｂ）は、第６図（ａ）に示した回路の動作を説
明するためのタイミングチャート、 第７図は、出力バッファの具体的な回路構成図、 第８図は、第７図に示した出力バッファのタイミングチ
ャート である。 ＤＣ……遅延回路、ＳＷ……スイッチ、６……センスア
ンプ、７……伝達部、 ８……出力バッファ、９……アドレス変化検出回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】アドレス入力の変化を検出してパルス信号
   発生するパルス信号発生手段と、 第１の応答速度とこの第１の応答速度よりも遅い第２の
   応答速度との少なくとも二つの応答速度を有し、センス
   アンプによって検出されたメモリセルからのデータを出
   力バッファ回路に伝達する伝達部と、 上記データを上記第１の応答速度で伝達するか第２の応
   答速度で伝達するかを上記パルス信号発生手段からの上
   記パルス信号によって切り替え制御する手段と、 を具備し、上記パルス信号を利用して、上記アドレス信
   号が変化した後の所定期間は上記データを上記第１の応
   答速度で伝達し、上記所定期間経過の後は、上記データ
   上記第２の応答速度で伝達することを特徴とする半導体
   集積回路。
2. 【請求項２】入力端子と、 上記入力端子からの入力の変化を検出してパルス信号を
   出力するアドレス変化検出手段と、 上記入力端子と上記アドレス変化検出回路との間に挿入
   され、上記入力端子からの入力に重畳したノイズを吸収
   するノイズキャンセラーと、 上記入力端子に接続され、上記入力端子からの入力が供
   給され、メモリセルを指定するためのアドレスを出力す
   るアドレスバッファと、 第１の応答速度とこの第１の応答速度よりも遅い第２の
   応答速度との少なくとも二つの応答速度とを有し、上記
   パルス信号が発生されいる時に、上記第１の応答速度に
   設定されるように制御され、センスアンプによって検出
   された上記メモリセルからのデータを出力バッファ回路
   に伝達する伝達部と、 を具備したことを特徴とする半導体集積回路。
3. 【請求項３】メモリセルと、 アドレス入力信号の変化を検出し、パルス信号を発生す
   るアドレス変化パルス信号発生回路と、 上記アドレス変化パルス発生回路からのパルス信号が供
   給され、所定の幅のパルス信号を出力するパルス信号発
   生回路と、 上記メモリセルに記憶されているデータを検出するため
   のデータ検出回路と、 上記データ検出回路に接続され、上記データ検出回路に
   よって検出されたデータが供給されると共に、上記パル
   ス信号発生回路からのパルス信号によって制御される第
   １、第２の遅延時間を有し、第１の遅延時間は第２の遅
   延時間よりも短くされ、上記パルス発生回路でパルス信
   号が発生されている時に上記第１の遅延時間に設定され
   ているデータ伝達制御回路と、 上記データ伝達制御回路に接続され、上記アドレス入力
   信号が変化した後、上記パルス信号発生回路でパルス信
   号が発生されている間、上記データ検出回路が検出した
   データを出力しないように制御される出力バッファ回路
   と を具備した半導体集積回路。