JP2553259B2 - 半導体素子のアンダーシュート抵抗回路 - Google Patents
半導体素子のアンダーシュート抵抗回路Info
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Description
入力と遮断されて以前の入力状態であるハイ状態を内部
維持ノードで維持するとき、外部入力が接地電位より低
くアンダーシュートされても、内部維持ノード電位が流
失されないようにするアンダーシュート抵抗回路に関す
る。
性のあるTTL(トランジスタ トランジスタ ロジッ
ク)を用いる場合、全ての製品のデータ明細内の入力低
電圧(VIL)の規格については外部入力が接地電圧よ
り低い電位で一定時間アンダーシュートを耐えることが
できると明示する。即ち、1M DRAMでどの場合に
は−1Vで最大20nsの時間の間アンダーシュートされ
るのが許容され、又別の場合には−3Vで最大10nsの
時間の間アンダーシュートされるのが許容されている。
トにはアドレス入力信号(φAI)が入力されドレイン
には外部入力端(An)が連結され、ソースは内部維持
ノード(an)が連結されたnチャンネルMOSFET
(MT)と内部維持ノード(an)に連結された寄生キ
ャパシター(CL)で構成される。
c)に該当するハイ状態になってイネーブルされると、
nチャンネルMOSFET(MT)がオンされて外部入
力(An)は内部維持ノード(an)に伝達される。上
記外部入力(an)の信号はTTL電位の入力高電圧
(VIH)の最小値である2.4 V以上であって半導体素
子内部のバッファー回路でハイ状態に認識されるものと
仮定する。
ロー状態に遷移するとnチャンネルMOSFET(M
T)がオフされて半導体素子の内部維持ノード(an)
は外部入力から遮断されて外部雑音の流入を防ぐように
なるが、内部維持ノード(an)は寄生キャパシター
(CL)に貯蔵された電荷によりハイ状態を維持するよ
うになる。ところで、外部入力(an)がアンダーシュ
ートに耐えるようになり、このアンダーシュートされた
外部入力(An)の電位が−3.0 Vであると仮定すれ
ば、nチャンネルMOSFET(MT)のゲート−ソー
ス電位(VGS=VG−VS=0−(−3))は3Vで
オンされるため、内部維持ノード(an)は外部入力
(An)と接続されて内部維持ノード(an)に貯蔵さ
れていたハイ状態の電位は流失され、それに従って誤動
作が誘発される。
部雑音による内部電位の損失を防ぐための遮断回路とし
て従来には図2に示す通りアンダーシュート抵抗回路が
含まれた入力端回路を用いた。
が含まれた入力端回路は東芝の1MDRAMで採用され
たもので、アドレス入力信号(φAI)を共通にゲート
入力とし、外部入力(An)及び内部維持ノード(a
n)間に直列に連結されたnチャンネルMOSFET
(M2,M3),一端は電源(Vcc)に連結され他端は
上記nチャンネルMOSFET(M2)のソース及び上
記nチャンネルMOSFET(M3)のドレインである
上記nチャンネルMOSFET(M2,M3)の共通ノ
ード(1)に連結されたキャパシター(C1),上記電
源(Vcc)に一端が連結され、他端は上記内部維持ノー
ド(an)に連結されたキャパシター(C2),上記内
部維持ノード(an)にゲートが連結され、上記電源
(Vcc)にドレインが連結され、ソースは上記nチャン
ネルMOSFET(M2,M3)の共通ノード(1)に
連結されたnチャンネルMOSFET(M1)で構成さ
れる。
ある区間で外部入力(An)が2.4 V以上であるハイ状
態になると、nチャンネルMOSFET(M2,M3)
はオンとされて内部維持ノード(an)がハイ状態にな
り、上記内部維持ノード(an)がハイ状態に維持され
ている状態で上記アドレス入力信号(φAI)がロー状
態に遷移すると、nチャンネルMOSFET(M2,M
3)がオフされて半導体素子の内部維持ノード(an)
は外部入力から遮断されて外部雑音の流入を防ぐように
なってハイ状態を維持するようになる。ところで、外部
入力(An)が−3Vまでアンダーシュートを耐えると
nチャンネルMOSFET(M2)のゲート−ソース電
位(VGS=VG−VS=0−(−3))が3Vにな
り、nチャンネルMOSFET(M2)はオン状態にな
って、nチャンネルMOSFET(M2,M3)の共通
ノード(1)は放電し始めるが、キャパシター(C1)
の遅延効果及び内部維持ノード(an)のハイ状態の電
位に従ってオンとされるnチャンネルMOSFET(M
1)を通じた充電電流の流入によりnチャンネルMOS
FET(M2,M3)の共通ノード(1)の放電が抵抗
を受ける。従って、一定区間に発生されるアンダーシュ
ートによるnチャンネルMOSFET(M2,M3)の
共通ノード(1)の充分な放電が遮断されることによ
り、nチャンネルMOSFET(M3)がオンとされる
のを防ぎ内部維持ノード(an)の貯蔵電位の流失を防
ぐようになる。更に、キャパシター(C2)は上記nチ
ャンネルMOSFET(M2,M3)の共通ノード
(1)の放電時にオンされるnチャンネルMOSFET
(M1)のゲート−ソース間キャパシター(CGS)の
カップリング効果により内部ノード(an)の電位が降
下しないよう遮断する役割を果たす。
抗回路が含まれた入力端回路は外部入力のアンダーシュ
ート期間の間nチャンネルMOSFET(M2)がnチ
ャンネルMOSFET(M1)と直列伝導されて発生す
る漏出電流に伴う損失と半導体素子の内部維持ノード
(an)に連結されたキャパシター(C2)により負荷
キャパシターが増加する問題点がある。
導体素子において外部入力のアンダーシュート期間の間
に現われる漏出電流の損失を防ぎ増加した負荷キャパシ
ターを除去して外部入力と遮断されて以前の入力状態で
あるハイ状態を内部ノードで維持するとき、外部入力が
接地電位より低くアンダーシュートされても、内部ノー
ド電位が流失されないようにするアンダーシュート抵抗
回路を提供することを目的とする。
に本発明はアドレス入力信号をゲート入力とし、電源に
ソースが連結されてスイッチング機能をするpチャンネ
ルMOSFET、上記アドレス入力信号をゲート入力と
し、上記pチャンネルMOSFETのドレインにドレイ
ンが連結され、ソースに外部入力端が連結されてスイッ
チング機能をする第1nチャンネルMOSFET、上記
pチャンネルMOSFETのドレインにゲートが連結さ
れ、上記外部入力端にドレインが連結されてスイッチン
グ機能をする第2nチャンネルMOSFET、上記アド
レス入力信号を入力とするインバーター、上記インバー
ターの出力端にゲートが連結され、上記第2nチャンネ
ルMOSFETのソースにドレインが連結され、ソース
に内部維持ノードが連結された第3nチャンネルMOS
FETで構成されて、半導体素子の入力端のアンダーシ
ュートによる誤動作を防止することを特徴とする。
を詳細に説明する。図3は本発明に係るアンダーシュー
ト抵抗回路が含まれた入力端回路、図4は図3のシミュ
レーション結果を示す信号波形図であって、図面におい
て、MP11,MN12〜MN14はMOSFET、G
1はインバーター、C11はキャパシター、CLは寄生
キャパシターを夫々示す。
含まれた入力端回路は、図3に示す通り、アドレス入力
信号(φAI)をゲート入力とし、電源(Vcc)にソー
スが連結されたpチャンネルMOSFET(MP1
1),上記アドレス入力信号
SFET(MP11)のドレインにドレインが連結さ
れ、ソースは外部入力(An)に連結されたnチャンネ
ルMOSFET(MN12),上記nチャンネルMOS
FET(MN12)及びpチャンネルMOSFET(M
P11)の共通ドレインであるノード(11)にゲート
を連結し、外部入力端(An)にドレインが連結された
pチャンネルMOSFET(MN13),上記アドレス
入力
端(13)にゲートが連結され、上記nチャンネルMO
SFET(MN13)のソースにドレインを連結し、内
部維持ノード(an)にソースが連結されたnチャンネ
ルMOSFET(MN14)及び上記nチャンネルMO
SFET(MN13,MN14)の共通ノード(12)
に一端が連結され、他端は接地されたキャパシター(1
1)で構成される。
(φAI)をゲート入力とするpチャンネルMOSFE
T(MP11)はオンとされて電源(Vcc)が上記pチ
ャンネルMOSFET(MP11)のソース及びドレイ
ンを通じてnチャンネルMOSFET(MN13)のゲ
ートに伝えられて、上記nチャンネルMOSFET(M
N13)はオンとされて、上記アドレス入力信号
端(13)はハイ状態になって、nチャンネルMOSF
ET(MN14)をオンさせる。従って、外部入力(A
n)は直列連結されたnチャンネルMOSFET(MN
13,MN14)を通じて内部維持ノード(an)に伝
えられる。
OSFET(Mp11)はオフとされ、nチャンネルM
OSFET(MN12)はオンとされて、上記pチャン
ネルMOSFET(MP11)及び上記nチャンネルM
OSFET(MN12)の共通ドレインであるノード
(11)には外部入力(An)が伝達される。故に、n
チャンネルMOSFET(MN13)は陽極を外部入力
(An)に連結し、陰極をノード(12)に連結したダ
イオードの形態で動作するようになる。従って、外部入
力(An)が−3V程にアンダーシュートされても、n
チャンネルMOSFET(MN13)が殆どオフ状態を
維持するため、nチャンネルMOSFET(MN13)
を通じたノード(12)の放電は極めて少なくなる。更
に、nチャンネルMOSFET(MN14)はハイ状態
に遷移したアドレス入力信号
(12)の放電が極めて少なくなるため、nチャンネル
MOSFET(MN14)はオフとされて隔離される内
部維持ノード(an)の貯蔵状態は安全になる。上記n
チャンネルMOSFET(MN13)を通じて生じる放
電電流に因る電圧降下は小さい容量を有するキャパシタ
ー(C11)により遅延される。
半導体素子の入力端において外部入力と遮断され以前入
力状態であるハイ状態を内部ノードで維持するとき、外
部入力が接地電位より低くアンダーシュートされても、
内部ノード電位が流失されないようにして、入力端で生
じうるアンダーシュートによる誤動作を防ぐことにより
高信頼性を有するようにする効果があり、アドレスバッ
ファーやデータ入力バッファーの入力端に適用が可能で
ある。
力端回路を示す図である。
れた入力端回路を示す図である。
示す図である。
OSFET G1 インバーター CL,C1,C2,C11 キャパシター
Claims (2)
- 【請求項1】 アドレス入力信号 【数1】 をゲート入力とし、電源(Vcc)にソースが連結されて
スイッチング機能を果たすpチャンネルMOSFET
(P11)と、上記アドレス入力信号 【数2】 をゲート入力とし、上記pチャンネルMOSFET(M
P11)のドレインにドレインが連結され、ソースに外
部入力端(An)が連結されてスイッチング機能を果た
す第1nチャンネルMOSFET(MN12)と、上記
pチャンネルMOSFET(MP11)のドレインにゲ
ートが連結され、上記外部入力端(An)にドレインが
連結されてスイッチング機能を果たす第2nチャンネル
MOSFET(MN13)と、上記アドレス入力信号 【数3】 を入力とするインバーター(G1)と、上記インバータ
ー(G1)の出力端にゲートが連結され、上記第2nチ
ャンネルMOSFET(MN13)のソースにドレイン
が連結され、ソースに内部維持ノード(an)が連結さ
れた第3nチャンネルMOSFET(MN14)とで構
成されて半導体素子の入力端のアンダーシュートによる
誤動作を防止することを特徴とするアンダーシュート抵
抗回路。 - 【請求項2】 上記第2nチャンネルMOSFET(M
N13)のソースに一端が連結されて、上記nチャンネ
ルMOSFET(MN13)を通じた放電電流に対する
電圧降下を遅延させるキャパシター(C11)を更に含
むことを特徴とする請求項1記載のアンダーシュート抵
抗回路。
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---|---|---|---|
KR1019900009579A KR930003237B1 (ko) | 1990-06-27 | 1990-06-27 | 반도체 소자의 언더슈트(Undershoot) 저항회로 |
KR9579/1990 | 1990-06-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04254990A JPH04254990A (ja) | 1992-09-10 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3154889A Expired - Fee Related JP2553259B2 (ja) | 1990-06-27 | 1991-06-26 | 半導体素子のアンダーシュート抵抗回路 |
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
-
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-
1991
- 1991-06-20 US US07/717,986 patent/US5287308A/en not_active Expired - Lifetime
- 1991-06-26 JP JP3154889A patent/JP2553259B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR920001714A (ko) | 1992-01-30 |
KR930003237B1 (ko) | 1993-04-23 |
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