JPH04254990A - 半導体素子のアンダーシュート抵抗回路 - Google Patents
半導体素子のアンダーシュート抵抗回路Info
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- JPH04254990A JPH04254990A JP3154889A JP15488991A JPH04254990A JP H04254990 A JPH04254990 A JP H04254990A JP 3154889 A JP3154889 A JP 3154889A JP 15488991 A JP15488991 A JP 15488991A JP H04254990 A JPH04254990 A JP H04254990A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 claims abstract 3
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 claims abstract 3
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000007257 malfunction Effects 0.000 claims description 4
- 238000012423 maintenance Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子において外部
入力と遮断されて以前の入力状態であるハイ状態を内部
維持ノードで維持するとき、外部入力が接地電位より低
くアンダーシュートされても、内部維持ノード電位が流
失されないようにするアンダーシュート抵抗回路に関す
る。
入力と遮断されて以前の入力状態であるハイ状態を内部
維持ノードで維持するとき、外部入力が接地電位より低
くアンダーシュートされても、内部維持ノード電位が流
失されないようにするアンダーシュート抵抗回路に関す
る。
【０００２】
【従来の技術】半導体素子において外部入力として互換
性のあるＴＴＬ（トランジスタ トランジスタ ロ
ジック）を用いる場合、全ての製品のデータ明細内の入
力低電圧（ＶＩＬ）の規格については外部入力が接地電
圧より低い電位で一定時間アンダーシュートを耐えるこ
とができると明示する。即ち、１Ｍ ＤＲＡＭでどの
場合には−１Ｖで最大２０ｎｓの時間の間アンダーシュ
ートされるのが許容され、又別の場合には−３Ｖで最大
１０ｎｓの時間の間アンダーシュートされるのが許容さ
れている。
性のあるＴＴＬ（トランジスタ トランジスタ ロ
ジック）を用いる場合、全ての製品のデータ明細内の入
力低電圧（ＶＩＬ）の規格については外部入力が接地電
圧より低い電位で一定時間アンダーシュートを耐えるこ
とができると明示する。即ち、１Ｍ ＤＲＡＭでどの
場合には−１Ｖで最大２０ｎｓの時間の間アンダーシュ
ートされるのが許容され、又別の場合には−３Ｖで最大
１０ｎｓの時間の間アンダーシュートされるのが許容さ
れている。
【０００３】従来の入力端回路は図１に示す通り、ゲー
トにはアドレス入力信号（φＡＩ）が入力されドレイン
には外部入力端（Ａｎ）が連結され、ソースは内部維持
ノード（ａｎ）が連結されたｎチャンネルＭＯＳＦＥＴ
（ＭＴ）と内部維持ノード（ａｎ）に連結された寄生キ
ャパシター（ＣＬ）で構成される。
トにはアドレス入力信号（φＡＩ）が入力されドレイン
には外部入力端（Ａｎ）が連結され、ソースは内部維持
ノード（ａｎ）が連結されたｎチャンネルＭＯＳＦＥＴ
（ＭＴ）と内部維持ノード（ａｎ）に連結された寄生キ
ャパシター（ＣＬ）で構成される。
【０００４】アドレス入力信号（φＡＩ）が電源（Ｖｃ
ｃ）に該当するハイ状態になってイネーブルされると、
ｎチャンネルＭＯＳＦＥＴ（ＭＴ）がオンされて外部入
力（Ａｎ）は内部維持ノード（ａｎ）に伝達される。上
記外部入力（ａｎ）の信号はＴＴＬ電位の入力高電圧（
ＶＩＨ）の最小値である２．４ Ｖ以上であって半導体
素子内部のバッファー回路でハイ状態に認識されるもの
と仮定する。
ｃ）に該当するハイ状態になってイネーブルされると、
ｎチャンネルＭＯＳＦＥＴ（ＭＴ）がオンされて外部入
力（Ａｎ）は内部維持ノード（ａｎ）に伝達される。上
記外部入力（ａｎ）の信号はＴＴＬ電位の入力高電圧（
ＶＩＨ）の最小値である２．４ Ｖ以上であって半導体
素子内部のバッファー回路でハイ状態に認識されるもの
と仮定する。
【０００５】
【発明が解決しようとする課題】入力信号（φＡＩ）が
ロー状態に遷移するとｎチャンネルＭＯＳＦＥＴ（ＭＴ
）がオフされて半導体素子の内部維持ノード（ａｎ）は
外部入力から遮断されて外部雑音の流入を防ぐようにな
るが、内部維持ノード（ａｎ）は寄生キャパシター（Ｃ
Ｌ）に貯蔵された電荷によりハイ状態を維持するように
なる。ところで、外部入力（ａｎ）がアンダーシュート
に耐えるようになり、このアンダーシュートされた外部
入力（Ａｎ）の電位が−３．０ Ｖであると仮定すれば
、ｎチャンネルＭＯＳＦＥＴ（ＭＴ）のゲート−ソース
電位（ＶＧＳ＝ＶＧ−ＶＳ＝０−（−３））は３Ｖでオ
ンされるため、内部維持ノード（ａｎ）は外部入力（Ａ
ｎ）と接続されて内部維持ノード（ａｎ）に貯蔵されて
いたハイ状態の電位は流失され、それに従って誤動作が
誘発される。
ロー状態に遷移するとｎチャンネルＭＯＳＦＥＴ（ＭＴ
）がオフされて半導体素子の内部維持ノード（ａｎ）は
外部入力から遮断されて外部雑音の流入を防ぐようにな
るが、内部維持ノード（ａｎ）は寄生キャパシター（Ｃ
Ｌ）に貯蔵された電荷によりハイ状態を維持するように
なる。ところで、外部入力（ａｎ）がアンダーシュート
に耐えるようになり、このアンダーシュートされた外部
入力（Ａｎ）の電位が−３．０ Ｖであると仮定すれば
、ｎチャンネルＭＯＳＦＥＴ（ＭＴ）のゲート−ソース
電位（ＶＧＳ＝ＶＧ−ＶＳ＝０−（−３））は３Ｖでオ
ンされるため、内部維持ノード（ａｎ）は外部入力（Ａ
ｎ）と接続されて内部維持ノード（ａｎ）に貯蔵されて
いたハイ状態の電位は流失され、それに従って誤動作が
誘発される。
【０００６】上記の従来の入力端回路の問題点である外
部雑音による内部電位の損失を防ぐための遮断回路とし
て従来には図２に示す通りアンダーシュート抵抗回路が
含まれた入力端回路を用いた。
部雑音による内部電位の損失を防ぐための遮断回路とし
て従来には図２に示す通りアンダーシュート抵抗回路が
含まれた入力端回路を用いた。
【０００７】上記図２に示すアンダーシュート抵抗回路
が含まれた入力端回路は東芝の１ＭＤＲＡＭで採用され
たもので、アドレス入力信号（φＡＩ）を共通にゲート
入力とし、外部入力（Ａｎ）及び内部維持ノード（ａｎ
）間に直列に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ
２，Ｍ３），一端は電源（Ｖｃｃ）に連結され他端は上
記ｎチャンネルＭＯＳＦＥＴ（Ｍ２）のソース及び上記
ｎチャンネルＭＯＳＦＥＴ（Ｍ３）のドレインである上
記ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノー
ド（１）に連結されたキャパシター（Ｃ１），上記電源
（Ｖｃｃ）に一端が連結され、他端は上記内部維持ノー
ド（ａｎ）に連結されたキャパシター（Ｃ２），上記内
部維持ノード（ａｎ）にゲートが連結され、上記電源（
Ｖｃｃ）にドレインが連結され、ソースは上記ｎチャン
ネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１）に
連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ１）で構成さ
れる。
が含まれた入力端回路は東芝の１ＭＤＲＡＭで採用され
たもので、アドレス入力信号（φＡＩ）を共通にゲート
入力とし、外部入力（Ａｎ）及び内部維持ノード（ａｎ
）間に直列に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ
２，Ｍ３），一端は電源（Ｖｃｃ）に連結され他端は上
記ｎチャンネルＭＯＳＦＥＴ（Ｍ２）のソース及び上記
ｎチャンネルＭＯＳＦＥＴ（Ｍ３）のドレインである上
記ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノー
ド（１）に連結されたキャパシター（Ｃ１），上記電源
（Ｖｃｃ）に一端が連結され、他端は上記内部維持ノー
ド（ａｎ）に連結されたキャパシター（Ｃ２），上記内
部維持ノード（ａｎ）にゲートが連結され、上記電源（
Ｖｃｃ）にドレインが連結され、ソースは上記ｎチャン
ネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１）に
連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ１）で構成さ
れる。
【０００８】アドレス入力信号（φＡＩ）がハイ状態で
ある区間で外部入力（Ａｎ）が２．４ Ｖ以上であるハ
イ状態になると、ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ
３）はオンとされて内部維持ノード（ａｎ）がハイ状態
になり、上記内部維持ノード（ａｎ）がハイ状態に維持
されている状態で上記アドレス入力信号（φＡＩ）がロ
ー状態に遷移すると、ｎチャンネルＭＯＳＦＥＴ（Ｍ２
，Ｍ３）がオフされて半導体素子の内部維持ノード（ａ
ｎ）は外部入力から遮断されて外部雑音の流入を防ぐよ
うになってハイ状態を維持するようになる。ところで、
外部入力（Ａｎ）が−３Ｖまでアンダーシュートを耐え
るとｎチャンネルＭＯＳＦＥＴ（Ｍ２）のゲート−ソー
ス電位（ＶＧＳ＝ＶＧ−ＶＳ＝０−（−３））が３Ｖに
なり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２）はオン状態に
なって、ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共
通ノード（１）は放電し始めるが、キャパシター（Ｃ１
）の遅延効果及び内部維持ノード（ａｎ）のハイ状態の
電位に従ってオンとされるｎチャンネルＭＯＳＦＥＴ（
Ｍ１）を通じた充電電流の流入によりｎチャンネルＭＯ
ＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１）の放電が抵
抗を受ける。従って、一定区間に発生されるアンダーシ
ュートによるｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）
の共通ノード（１）の充分な放電が遮断されることによ
り、ｎチャンネルＭＯＳＦＥＴ（Ｍ３）がオンとされる
のを防ぎ内部維持ノード（ａｎ）の貯蔵電位の流失を防
ぐようになる。更に、キャパシター（Ｃ２）は上記ｎチ
ャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１
）の放電時にオンされるｎチャンネルＭＯＳＦＥＴ（Ｍ
１）のゲート−ソース間キャパシター（ＣＧＳ）のカッ
プリング効果により内部ノード（ａｎ）の電位が降下し
ないよう遮断する役割を果たす。
ある区間で外部入力（Ａｎ）が２．４ Ｖ以上であるハ
イ状態になると、ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ
３）はオンとされて内部維持ノード（ａｎ）がハイ状態
になり、上記内部維持ノード（ａｎ）がハイ状態に維持
されている状態で上記アドレス入力信号（φＡＩ）がロ
ー状態に遷移すると、ｎチャンネルＭＯＳＦＥＴ（Ｍ２
，Ｍ３）がオフされて半導体素子の内部維持ノード（ａ
ｎ）は外部入力から遮断されて外部雑音の流入を防ぐよ
うになってハイ状態を維持するようになる。ところで、
外部入力（Ａｎ）が−３Ｖまでアンダーシュートを耐え
るとｎチャンネルＭＯＳＦＥＴ（Ｍ２）のゲート−ソー
ス電位（ＶＧＳ＝ＶＧ−ＶＳ＝０−（−３））が３Ｖに
なり、ｎチャンネルＭＯＳＦＥＴ（Ｍ２）はオン状態に
なって、ｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共
通ノード（１）は放電し始めるが、キャパシター（Ｃ１
）の遅延効果及び内部維持ノード（ａｎ）のハイ状態の
電位に従ってオンとされるｎチャンネルＭＯＳＦＥＴ（
Ｍ１）を通じた充電電流の流入によりｎチャンネルＭＯ
ＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１）の放電が抵
抗を受ける。従って、一定区間に発生されるアンダーシ
ュートによるｎチャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）
の共通ノード（１）の充分な放電が遮断されることによ
り、ｎチャンネルＭＯＳＦＥＴ（Ｍ３）がオンとされる
のを防ぎ内部維持ノード（ａｎ）の貯蔵電位の流失を防
ぐようになる。更に、キャパシター（Ｃ２）は上記ｎチ
ャンネルＭＯＳＦＥＴ（Ｍ２，Ｍ３）の共通ノード（１
）の放電時にオンされるｎチャンネルＭＯＳＦＥＴ（Ｍ
１）のゲート−ソース間キャパシター（ＣＧＳ）のカッ
プリング効果により内部ノード（ａｎ）の電位が降下し
ないよう遮断する役割を果たす。
【０００９】ところで、上記従来のアンダーシュート抵
抗回路が含まれた入力端回路は外部入力のアンダーシュ
ート期間の間ｎチャンネルＭＯＳＦＥＴ（Ｍ２）がｎチ
ャンネルＭＯＳＦＥＴ（Ｍ１）と直列伝導されて発生す
る漏出電流に伴う損失と半導体素子の内部維持ノード（
ａｎ）に連結されたキャパシター（Ｃ２）により負荷キ
ャパシターが増加する問題点がある。
抗回路が含まれた入力端回路は外部入力のアンダーシュ
ート期間の間ｎチャンネルＭＯＳＦＥＴ（Ｍ２）がｎチ
ャンネルＭＯＳＦＥＴ（Ｍ１）と直列伝導されて発生す
る漏出電流に伴う損失と半導体素子の内部維持ノード（
ａｎ）に連結されたキャパシター（Ｃ２）により負荷キ
ャパシターが増加する問題点がある。
【００１０】上記問題点を除去するために本発明は、半
導体素子において外部入力のアンダーシュート期間の間
に現われる漏出電流の損失を防ぎ増加した負荷キャパシ
ターを除去して外部入力と遮断されて以前の入力状態で
あるハイ状態を内部ノードで維持するとき、外部入力が
接地電位より低くアンダーシュートされても、内部ノー
ド電位が流失されないようにするアンダーシュート抵抗
回路を提供することを目的とする。
導体素子において外部入力のアンダーシュート期間の間
に現われる漏出電流の損失を防ぎ増加した負荷キャパシ
ターを除去して外部入力と遮断されて以前の入力状態で
あるハイ状態を内部ノードで維持するとき、外部入力が
接地電位より低くアンダーシュートされても、内部ノー
ド電位が流失されないようにするアンダーシュート抵抗
回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明はアドレス入力信号をゲート入力とし、電源に
ソースが連結されてスイッチング機能をするｐチャンネ
ルＭＯＳＦＥＴ、上記アドレス入力信号をゲート入力と
し、上記ｐチャンネルＭＯＳＦＥＴのドレインにドレイ
ンが連結され、ソースに外部入力端が連結されてスイッ
チング機能をする第１ｎチャンネルＭＯＳＦＥＴ、上記
ｐチャンネルＭＯＳＦＥＴのドレインにゲートが連結さ
れ、上記外部入力端にドレインが連結されてスイッチン
グ機能をする第２ｎチャンネルＭＯＳＦＥＴ、上記アド
レス入力信号を入力とするインバーター、上記インバー
ターの出力端にゲートが連結され、上記第２ｎチャンネ
ルＭＯＳＦＥＴのソースにドレインが連結され、ソース
に内部維持ノードが連結された第３ｎチャンネルＭＯＳ
ＦＥＴで構成されて、半導体素子の入力端のアンダーシ
ュートによる誤動作を防止することを特徴とする。
に本発明はアドレス入力信号をゲート入力とし、電源に
ソースが連結されてスイッチング機能をするｐチャンネ
ルＭＯＳＦＥＴ、上記アドレス入力信号をゲート入力と
し、上記ｐチャンネルＭＯＳＦＥＴのドレインにドレイ
ンが連結され、ソースに外部入力端が連結されてスイッ
チング機能をする第１ｎチャンネルＭＯＳＦＥＴ、上記
ｐチャンネルＭＯＳＦＥＴのドレインにゲートが連結さ
れ、上記外部入力端にドレインが連結されてスイッチン
グ機能をする第２ｎチャンネルＭＯＳＦＥＴ、上記アド
レス入力信号を入力とするインバーター、上記インバー
ターの出力端にゲートが連結され、上記第２ｎチャンネ
ルＭＯＳＦＥＴのソースにドレインが連結され、ソース
に内部維持ノードが連結された第３ｎチャンネルＭＯＳ
ＦＥＴで構成されて、半導体素子の入力端のアンダーシ
ュートによる誤動作を防止することを特徴とする。
【００１２】
【実施例】以下、添付図面を参照して本発明の一実施例
を詳細に説明する。図３は本発明に係るアンダーシュー
ト抵抗回路が含まれた入力端回路、図４は図３のシミュ
レーション結果を示す信号波形図であって、図面におい
て、ＭＰ１１，ＭＮ１２〜ＭＮ１４はＭＯＳＦＥＴ、Ｇ
１はインバーター、Ｃ１１はキャパシター、ＣＬは寄生
キャパシターを夫々示す。
を詳細に説明する。図３は本発明に係るアンダーシュー
ト抵抗回路が含まれた入力端回路、図４は図３のシミュ
レーション結果を示す信号波形図であって、図面におい
て、ＭＰ１１，ＭＮ１２〜ＭＮ１４はＭＯＳＦＥＴ、Ｇ
１はインバーター、Ｃ１１はキャパシター、ＣＬは寄生
キャパシターを夫々示す。
【００１３】本発明に係るアンダーシュート抵抗回路が
含まれた入力端回路は、図３に示す通り、アドレス入力
信号（φＡＩ）をゲート入力とし、電源（Ｖｃｃ）にソ
ースが連結されたｐチャンネルＭＯＳＦＥＴ（ＭＰ１１
），上記アドレス入力信号
含まれた入力端回路は、図３に示す通り、アドレス入力
信号（φＡＩ）をゲート入力とし、電源（Ｖｃｃ）にソ
ースが連結されたｐチャンネルＭＯＳＦＥＴ（ＭＰ１１
），上記アドレス入力信号
【００１４】
【数４】
【００１５】をゲート入力とし、上記ｐチャンネルＭＯ
ＳＦＥＴ（ＭＰ１１）のドレインにドレインが連結され
、ソースは外部入力（Ａｎ）に連結されたｎチャンネル
ＭＯＳＦＥＴ（ＭＮ１２），上記ｎチャンネルＭＯＳＦ
ＥＴ（ＭＮ１２）及びｐチャンネルＭＯＳＦＥＴ（ＭＰ
１１）の共通ドレインであるノード（１１）にゲートを
連結し、外部入力端（Ａｎ）にドレインが連結されたｐ
チャンネルＭＯＳＦＥＴ（ＭＮ１３），上記アドレス入
力
ＳＦＥＴ（ＭＰ１１）のドレインにドレインが連結され
、ソースは外部入力（Ａｎ）に連結されたｎチャンネル
ＭＯＳＦＥＴ（ＭＮ１２），上記ｎチャンネルＭＯＳＦ
ＥＴ（ＭＮ１２）及びｐチャンネルＭＯＳＦＥＴ（ＭＰ
１１）の共通ドレインであるノード（１１）にゲートを
連結し、外部入力端（Ａｎ）にドレインが連結されたｐ
チャンネルＭＯＳＦＥＴ（ＭＮ１３），上記アドレス入
力
【００１６】
【数５】
【００１７】を入力とするインバーター（Ｇ１）の出力
端（１３）にゲートが連結され、上記ｎチャンネルＭＯ
ＳＦＥＴ（ＭＮ１３）のソースにドレインを連結し、内
部維持ノード（ａｎ）にソースが連結されたｎチャンネ
ルＭＯＳＦＥＴ（ＭＮ１４）及び上記ｎチャンネルＭＯ
ＳＦＥＴ（ＭＮ１３，ＭＮ１４）の共通ノード（１２）
に一端が連結され、他端は接地されたキャパシター（１
１）で構成される。
端（１３）にゲートが連結され、上記ｎチャンネルＭＯ
ＳＦＥＴ（ＭＮ１３）のソースにドレインを連結し、内
部維持ノード（ａｎ）にソースが連結されたｎチャンネ
ルＭＯＳＦＥＴ（ＭＮ１４）及び上記ｎチャンネルＭＯ
ＳＦＥＴ（ＭＮ１３，ＭＮ１４）の共通ノード（１２）
に一端が連結され、他端は接地されたキャパシター（１
１）で構成される。
【００１８】アドレス入力信号
【００１９】
【数６】
【００２０】がロー状態であると、アドレス入力信号（
φＡＩ）をゲート入力とするｐチャンネルＭＯＳＦＥＴ
（ＭＰ１１）はオンとされて電源（Ｖｃｃ）が上記ｐチ
ャンネルＭＯＳＦＥＴ（ＭＰ１１）のソース及びドレイ
ンを通じてｎチャンネルＭＯＳＦＥＴ（ＭＮ１３）のゲ
ートに伝えられて、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
Ｎ１３）はオンとされて、上記アドレス入力信号
φＡＩ）をゲート入力とするｐチャンネルＭＯＳＦＥＴ
（ＭＰ１１）はオンとされて電源（Ｖｃｃ）が上記ｐチ
ャンネルＭＯＳＦＥＴ（ＭＰ１１）のソース及びドレイ
ンを通じてｎチャンネルＭＯＳＦＥＴ（ＭＮ１３）のゲ
ートに伝えられて、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
Ｎ１３）はオンとされて、上記アドレス入力信号
【００
２１】
２１】
【数７】
【００２２】が入力されるインバーター（Ｇ１）の出力
端（１３）はハイ状態になって、ｎチャンネルＭＯＳＦ
ＥＴ（ＭＮ１４）をオンさせる。従って、外部入力（Ａ
ｎ）は直列連結されたｎチャンネルＭＯＳＦＥＴ（ＭＮ
１３，ＭＮ１４）を通じて内部維持ノード（ａｎ）に伝
えられる。
端（１３）はハイ状態になって、ｎチャンネルＭＯＳＦ
ＥＴ（ＭＮ１４）をオンさせる。従って、外部入力（Ａ
ｎ）は直列連結されたｎチャンネルＭＯＳＦＥＴ（ＭＮ
１３，ＭＮ１４）を通じて内部維持ノード（ａｎ）に伝
えられる。
【００２３】アドレス入力信号
【００２４】
【数８】
【００２５】がハイ状態に遷移すると、ｐチャンネルＭ
ＯＳＦＥＴ（Ｍｐ１１）はオフとされ、ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１２）はオンとされて、上記ｐチャン
ネルＭＯＳＦＥＴ（ＭＰ１１）及び上記ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１２）の共通ドレインであるノード（
１１）には外部入力（Ａｎ）が伝達される。故に、ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）は陽極を外部入力（
Ａｎ）に連結し、陰極をノード（１２）に連結したダイ
オードの形態で動作するようになる。従って、外部入力
（Ａｎ）が−３Ｖ程にアンダーシュートされても、ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）が殆どオフ状態を維
持するため、ｎチャンネルＭＯＳＦＥＴ（ＭＮ１３）を
通じたノード（１２）の放電は極めて少なくなる。更に
、ｎチャンネルＭＯＳＦＥＴ（ＭＮ１４）はハイ状態に
遷移したアドレス入力信号
ＯＳＦＥＴ（Ｍｐ１１）はオフとされ、ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１２）はオンとされて、上記ｐチャン
ネルＭＯＳＦＥＴ（ＭＰ１１）及び上記ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１２）の共通ドレインであるノード（
１１）には外部入力（Ａｎ）が伝達される。故に、ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）は陽極を外部入力（
Ａｎ）に連結し、陰極をノード（１２）に連結したダイ
オードの形態で動作するようになる。従って、外部入力
（Ａｎ）が−３Ｖ程にアンダーシュートされても、ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）が殆どオフ状態を維
持するため、ｎチャンネルＭＯＳＦＥＴ（ＭＮ１３）を
通じたノード（１２）の放電は極めて少なくなる。更に
、ｎチャンネルＭＯＳＦＥＴ（ＭＮ１４）はハイ状態に
遷移したアドレス入力信号
【００２６】
【数９】
【００２７】が反転されてゲートに入力され、ノード（
１２）の放電が極めて少なくなるため、ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１４）はオフとされて隔離される内部
維持ノード（ａｎ）の貯蔵状態は安全になる。上記ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）を通じて生じる放電
電流に因る電圧降下は小さい容量を有するキャパシター
（Ｃ１１）により遅延される。
１２）の放電が極めて少なくなるため、ｎチャンネルＭ
ＯＳＦＥＴ（ＭＮ１４）はオフとされて隔離される内部
維持ノード（ａｎ）の貯蔵状態は安全になる。上記ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）を通じて生じる放電
電流に因る電圧降下は小さい容量を有するキャパシター
（Ｃ１１）により遅延される。
【００２８】
【発明の効果】上記の通り構成されて作動する本発明は
半導体素子の入力端において外部入力と遮断され以前入
力状態であるハイ状態を内部ノードで維持するとき、外
部入力が接地電位より低くアンダーシュートされても、
内部ノード電位が流失されないようにして、入力端で生
じうるアンダーシュートによる誤動作を防ぐことにより
高信頼性を有するようにする効果があり、アドレスバッ
ファーやデータ入力バッファーの入力端に適用が可能で
ある。
半導体素子の入力端において外部入力と遮断され以前入
力状態であるハイ状態を内部ノードで維持するとき、外
部入力が接地電位より低くアンダーシュートされても、
内部ノード電位が流失されないようにして、入力端で生
じうるアンダーシュートによる誤動作を防ぐことにより
高信頼性を有するようにする効果があり、アドレスバッ
ファーやデータ入力バッファーの入力端に適用が可能で
ある。
【図１】従来の入力端回路を示す図である。
【図２】従来のアンダーシュート抵抗回路が含まれた入
力端回路を示す図である。
力端回路を示す図である。
【図３】本発明に係るアンダーシュート抵抗回路が含ま
れた入力端回路を示す図である。
れた入力端回路を示す図である。
【図４】図３のシミュレーション結果を示す信号波形を
示す図である。
示す図である。
ＭＴ，Ｍ１〜Ｍ３，ＭＰ１１，ＭＮ１２〜ＭＮ１４
ＭＯＳＦＥＴ Ｇ１ インバーター
ＭＯＳＦＥＴ Ｇ１ インバーター
Claims (2)
- 【請求項１】 アドレス入力信号 【数１】 をゲート入力とし、電源（Ｖｃｃ）にソースが連結され
てスイッチング機能を果たすｐチャンネルＭＯＳＦＥＴ
（Ｐ１１）と、上記アドレス入力信号 【数２】 をゲート入力とし、上記ｐチャンネルＭＯＳＦＥＴ（Ｍ
Ｐ１１）のドレインにドレインが連結され、ソースに外
部入力端（Ａｎ）が連結されてスイッチング機能を果た
す第１ｎチャンネルＭＯＳＦＥＴ（ＭＮ１２）と、上記
ｐチャンネルＭＯＳＦＥＴ（ＭＰ１１）のドレインにゲ
ートが連結され、上記外部入力端（Ａｎ）にドレインが
連結されてスイッチング機能を果たす第２ｎチャンネル
ＭＯＳＦＥＴ（ＭＮ１３）と、上記アドレス入力信号【
数３】 を入力とするインバーター（Ｇ１）と、上記インバータ
ー（Ｇ１）の出力端にゲートが連結され、上記第２ｎチ
ャンネルＭＯＳＦＥＴ（ＭＮ１３）のソースにドレイン
が連結され、ソースに内部維持ノード（ａｎ）が連結さ
れた第３ｎチャンネルＭＯＳＦＥＴ（ＭＮ１４）とで構
成されて半導体素子の入力端のアンダーシュートによる
誤動作を防止することを特徴とするアンダーシュート抵
抗回路。 - 【請求項２】 上記第２ｎチャンネルＭＯＳＦＥＴ（
ＭＮ１３）のソースに一端が連結されて、上記ｎチャン
ネルＭＯＳＦＥＴ（ＭＮ１３）を通じた放電電流に対す
る電圧降下を遅延させるキャパシター（Ｃ１１）を更に
含むことを特徴とする請求項１記載のアンダーシュート
抵抗回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900009579A KR930003237B1 (ko) | 1990-06-27 | 1990-06-27 | 반도체 소자의 언더슈트(Undershoot) 저항회로 |
| KR9579/1990 | 1990-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04254990A true JPH04254990A (ja) | 1992-09-10 |
| JP2553259B2 JP2553259B2 (ja) | 1996-11-13 |
Family
ID=19300560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154889A Expired - Fee Related JP2553259B2 (ja) | 1990-06-27 | 1991-06-26 | 半導体素子のアンダーシュート抵抗回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5287308A (ja) |
| JP (1) | JP2553259B2 (ja) |
| KR (1) | KR930003237B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0724108A1 (en) | 1995-01-27 | 1996-07-31 | Showa Aluminum Corporation | Pipe joint |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497106A (en) * | 1994-09-19 | 1996-03-05 | Motorola Inc. | BICMOS output buffer circuit having overshoot protection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4678941A (en) * | 1985-04-25 | 1987-07-07 | International Business Machines Corporation | Boost word-line clock and decoder-driver circuits in semiconductor memories |
-
1990
- 1990-06-27 KR KR1019900009579A patent/KR930003237B1/ko not_active IP Right Cessation
-
1991
- 1991-06-20 US US07/717,986 patent/US5287308A/en not_active Expired - Lifetime
- 1991-06-26 JP JP3154889A patent/JP2553259B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0724108A1 (en) | 1995-01-27 | 1996-07-31 | Showa Aluminum Corporation | Pipe joint |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001714A (ko) | 1992-01-30 |
| JP2553259B2 (ja) | 1996-11-13 |
| US5287308A (en) | 1994-02-15 |
| KR930003237B1 (ko) | 1993-04-23 |
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