SU1598159A1 - Выходное устройство на МДП-транзисторах - Google Patents
Выходное устройство на МДП-транзисторах Download PDFInfo
- Publication number
- SU1598159A1 SU1598159A1 SU884618257A SU4618257A SU1598159A1 SU 1598159 A1 SU1598159 A1 SU 1598159A1 SU 884618257 A SU884618257 A SU 884618257A SU 4618257 A SU4618257 A SU 4618257A SU 1598159 A1 SU1598159 A1 SU 1598159A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- type
- transistors
- output
- transistor
- bus
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Изобретение относитс к цифровой электронной технике и может быть использовано в качестве формировател сигналов или буферного выходного устройства в КМДП интегральных схемах. Цель изобретени - повышение помехоустойчивости и надежности - достигаетс путем введени в устройство элемента И 13, элемента ИЛИ 14, элемента 15 задержки и двух пар МДП-транзисторов 6, 7 и 10, 11 дополн ющего типа. Введенные логические элементы при изменении входного сигнала формируют короткие управл ющие сигналы, переключающие транзисторы 6 и 10, что обеспечивает срабатывание выходных транзисторов 1 и 2 и перезар д нагрузочной емкости. Введенные дополнительно транзисторы 7 и 11 в сочетании с транзисторами 5 и 8, имеющимис в схеме, обеспечивают статическое состо ние, характеризующеес пониженным напр жением затвор-исток выходных транзисторов 1 и 2 в открытом состо нии. В результате уменьшаетс величина сквозных токов выходного каскада 3 при коротком замыкании выходной шины 19 и устран ютс ложные срабатывани выходного каскада при работе устройства на "общую" магистраль. 1 ил.
Description
Изобретение относитс к цифровой электронной технике и может быть использовано в качестве формировател сигналов или буферного выходного устройства в МДП-интегральных схемах.
Цель изобретени - повышение помехоустойчивости и надежности путем введени в устройство элемента задержки, элементов И и ИЛИ и двух пар МДП-транзи- сторов дополн ющего типа.
Введенные логические элементы при изменении входного сигнала формируют управл ющие сигналы, обеспечивающие быстрое переключение выходных транзисторов . Введенные дополнительно МДП- транзисторы обеспечивают статическое состо ние, характеризующеес пониженным управл ющим напр жением на затворах выходных транзисторов. В результате устран ютс ложные срабатывани выход- ного каскада и уменьщаетс величина сквозных токов при коротких замыкани х выходной щины или при переключении выходной шины на большую емкостную нагрузку .
На чертеже приведена принципиальна схема выходного устройства на МДП-тран- зисторах.
Устройство содержит выходной транзистор 1 р-типа и выходной транзистор 2 п-ти- па. которые соединены последовательно и образуют выходной каскад 3, четыре транзистора 4-7 р-типа, четыре транзистора 8- 11 п-типа, инвертор 12, элемент И 13, элемент ИЛИ 14 и элемент 15 задержки.
Выход инвертора 12 через элемент 15 задержки подключен к первым входам элементов И 13 и ИЛИ 14. Входна шина 16 соединена с входом инвертора 12, с входами элементов И 13 и ИЛИ 14, а также с затворами первого 4 и второго 5 транзисторов р-типа и первого 8 и второго 9 транзисторов п-типа. Выходы элементов И 13 и ИЛИ 14 подключены соответственно к затворам третьего транзистора 10 п-типа и третьего транзистора 6 р-типа.
Стоки первого 4 и четвертого 7 транзисторов р-типа, первого 8 и третьего 10 транзисторов п-типа, затворы четвертого 7 и выходного 1 транзисторов р-типа обьедине- ны,
Стоки второго 5 и третьего 6 транзисторов р-типа, второго 9 и четвертого 11 транзисторов п-типа, затворы четвертого 11 и выходного 2 TpaH3MCtopOB п-типа также объ- единены.
Истоки транзисторов р-типа и истоки транзисторов п-типа соответственно объединены и подключены к шине 17 питани и общей шине 18.
Стоки выходных транзисторов 1 и 2 подключены к выходной шине 19.
Устройство работает следующим образом .
При подаче на входную шину 16 напр жени высокого уровн на выходе элемента И 13 формируетс короткий, определ емый временем задержки элемента 15 задержки, импульс напр жени высокого уровн , который открывает третий транзистор 10 п-типа. На затвор выходного транзистора 1 р-типа при этом поступает потенциал общей шины
18.Поэтому указанный транзистор 1 максимально открыт и быстро зар жает емкость нагрузки, подключенную к выходной шине
19,до напр жени питани .
По окончании короткого импульса на выходе элемента И 13 третий транзистор 10 п-типа запираетс , а первый транзистор 8 п-типа остаетс открытым. Открыт при этом и четвертый транзистор 7 р-типа, который совместно с первым транзистором 8 п-типа образует делитель напр жени . В статическом состо нии напр жение на выходе этого . делител напр жени больше потенциала общей шины 18. Выходной транзистор 1 р-типа при этом открыт, но напр жение на его затворе (затвор-исток) не равно напр жению питани , а значительно меньше. Поэтому при коротком замыкании выходной шины 19 на общую шину через выходной транзистор 1 р-типа может протекать ток только ограниченной величины , который значительно меньше максимального тока этого транзистора при его включении за счет кратковременного транзистора 10.
Выходной транзистор 2 п-типа в этом состо нии закрыт лолностью, так как открыт второй транзистор 9 п-типа, а второй 5 и третий 6 транзисторы р-типа заперты.
По окончании импульса напр жение на входной шине 16 элемент ИЛИ 14 формирует на своем выходе такой же короткий импульс напр жени низкого уровн , которь1й открывает третий транзистор 6 р-типа. Второй транзистор 9 п-типа при этом уже заперт . Поэтому за затворе выходного транзистора 2 п-типа формируетс короткий импульс напр жени высокого уровн , которое близко к напр жению на шине 17 питани ;
Через открытый выходной транзистор 2 п-типа емкость нагрузки быстро разр жаетс до потенциала общей шины 18. Несмотр на то, что четвертый транзистор 11 п-типа при этом также открыт, он практически не оказывает вли ни на величину напр жени затвора выходного транзистора 2 п-типа.
Сопротивлени третьих транзисторов 6 и 10 в открытом состо нии выбираютс значительно меньше сопротивлений соответствующих четвертых транзисторов 11 и 7 другого типа проводимости.
В статическом состо нии при низком значении напр жени на входной шине 16 третий транзистор 6 р-типа заперт, как заперт и второй транзистор 9 п-типа. Но при этом открыты второй транзистор 5 р-типа и четвертый транзистор 11 п-типа, которые образуют делитель напр жени . Напр жение на выходе этого делител напр жени меньше напр жени питани . Поэтому выходной транзистор 2 п-типа хот и открыт, но не в максимальной степени, так, что сопротивление его ограничено снизу. В результате при коротком замыкании выходной шины 19 на шину питани ток через выходной транзистор 2 п-типа ограни- чен, что не приводит к его разрушению из-за большой рассеиваемой мощности.
Таким образом, в устройстве обеспечиваетс быстрый перезар д нагрузочной емкости при уменьшении напр жени на входной шине 16 за счет наличи третьих транзисторов 6 и 10, передающих на затворы выходных транзисторов 1 и 2 весь перепад напр жени питани . В то же врем наличие дополнительных транзисторов 7 и 11 в сочетании и имеющимис транзисторами 5 и 8 обеспечивает в статическом состо- нии пониженное управл ющее напр жение затвор - исток выходных транзисторов 1 и 2. При этом достигаетс повы- шение надежности за счет уменьшени замыкани транзисторов выходного каскада 3 и устран ютс ложные срабатывани устройства как при коротких замыкани х выходной шины 19, так и при подключении выходной шины 19 к большой емкостной нагрузке в случае работы выходного устройства на общую магистраль,
Claims (1)
- Формула изобретениВыходное устройство на МДП-транзи- сторах, содержащее инвертор, выходной транзистор р-типа, выходной транзистор п- типа, первый и второй транзисторы р-типа и первый и второй транзисторы п-типа, выходные транзисторы включены последовательно между шиной питани и общей шиной, а их стоки подключены к выходной шине, исток первого транзистора р-типа, который включен последовательно с первым транзистором п-типа, подключен к шине пи- тени , а исток второго транзистора п-типа, который включен последовательное вторым транзистором р-типа, подключен к общей шине, затворы первого транзистора п-типа и второго транзистора р-типа, а также вход инвертора соединены с входной шиной, о т- л и ч а ю щ е е с тем, что, с целью повышени помехоустойчивости и надежности, введены элементы задержки, элемент И, элемент ИЛИ, третий и четвертый транзисторы р-типа, третий и четвертый транзисторы п-типа, причем выход инвертора через элемент задержки соединен с первыми входами элементов И и ИЛИ, вторые входы которых подключены к входной шине, а выходы - к затворам третьих транзисторов соответственно п- и р-типов, истоки транзисторов р-типа соединены с шиной питани , а истоки транзисторов п-типа - с общей шиной, сток и затвор четвертого транзистора р-типа, стоки первого и третьего транзисторов п-типа объединены и подключены к затвору выходного транзистора р-типа, сток и затвор четвертого транзистора п-тИпа, стоки второго и третьего транзисторов р-типа объединены и подключены к затвору выходного транзистора п-типа, затворы первого транзистора р-типа и второго транзистора п-типа объединены и подключены к входной шине.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884618257A SU1598159A1 (ru) | 1988-12-09 | 1988-12-09 | Выходное устройство на МДП-транзисторах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884618257A SU1598159A1 (ru) | 1988-12-09 | 1988-12-09 | Выходное устройство на МДП-транзисторах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1598159A1 true SU1598159A1 (ru) | 1990-10-07 |
Family
ID=21414285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884618257A SU1598159A1 (ru) | 1988-12-09 | 1988-12-09 | Выходное устройство на МДП-транзисторах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1598159A1 (ru) |
-
1988
- 1988-12-09 SU SU884618257A patent/SU1598159A1/ru active
Non-Patent Citations (1)
Title |
---|
За вка JP М: 54-6179, кл. Н 03 К 19/00, 1979. Авторское свидетельство СССР № 1336224, кл. Н 03 К 19/00, 03.12.85. РАН|ЖАХ адп(57)Изобретение относитс к цифровой электронной технике и может быть использовано в качестве формировател сигналов или буферного устройства в КМДП-интег- ральных схемах. Цель изобретени - повышение помехоустойчивости и надежности - достигаетс путем введени в устройство элемента И 13, элемента ИЛИ 14, элемента 15 задержки и двух пар МДП-транзисторов 6,7 и 10,11 дополн ющего типа. Введенные логические элементы при изменении входного сигнала формируют короткие управл ющие сигналы, переключающие транзисторы 6 и 10, что обеспечивает срабатывание выходных транзисторов 1 и 2 и перезар д нагрузочной емкости. Введенные дополнительно транзисторы 7 и 11 в сочетании с транзисторами 5 и 8, имеющимис в схеме, обеспечивают статическое состо ние, характеризующеес пониженным напр жением затвор-исток выходных транзисторов 1 и 2 в открытом состо нии. В результате уменьшаетс величин * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
KR930000972B1 (ko) | Cmos인버터를 구비한 반도체 집적회로 | |
KR890013862A (ko) | 전압레벨 변환회로 | |
KR930005371A (ko) | 반도체 집적회로의 출력회로 | |
KR950702760A (ko) | 자체 디세이블용 파워-업 검출 회로(selt-disabling power-up detection circutt) | |
US5367205A (en) | High speed output buffer with reduced voltage bounce and no cross current | |
KR960012471A (ko) | 전력소비를 감소시키는 cmos 인버터 회로를 가진 시스템 및 그 방법 | |
US5045722A (en) | Output buffer preconditioning circuit | |
SU1598159A1 (ru) | Выходное устройство на МДП-транзисторах | |
US5089728A (en) | Spike current reduction in cmos switch drivers | |
US5118972A (en) | BiCMOS gate pull-down circuit | |
US5250853A (en) | Circuit configuration for generating a rest signal | |
JP2548700B2 (ja) | 半導体集積回路 | |
US5180936A (en) | High speed logic circuit | |
EP0468210A2 (en) | Circuit for driving a floating circuit in response to a digital signal | |
US4330722A (en) | Clocked IGFET logic circuit | |
US6236234B1 (en) | High-speed low-power consumption interface circuit | |
US4963765A (en) | High speed CMOS transition detector circuit | |
KR100530933B1 (ko) | 레벨 변환 회로 | |
EP0459457A2 (en) | Output driver | |
SU1775853A1 (ru) | Устройство преобразования уровней логических сигналов на кмоп-транзисторах | |
JP2985564B2 (ja) | ダイナミック回路 | |
US5247214A (en) | Bi-cmos out buffer circuit for cmos logic | |
KR930014768A (ko) | 상보형 금속 산화물 반도체 (cmos)-에미터 결합 논리(ecl)레벨 트랜슬레이터 | |
JP2553259B2 (ja) | 半導体素子のアンダーシュート抵抗回路 |