KR100530933B1 - 레벨 변환 회로 - Google Patents
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Abstract
레벨 변환 회로는 제어 단자가 다른 트랜지스터의 부하 경로를 통해 제 1 공급 전위(V1)에 접속된, 제 1 도전 타입의 제 1 트랜지스터(1) 및 제 1 도전 타입의 제 2 트랜지스터(2); 부하 경로가 제 1 트랜지스터(1)의 제어 단자와 기준 전위(M) 사이에 접속되고 제어 단자가 레벨 변환 회로의 입력(E)에 접속된, 제 2 도전 타입의 제 3 트랜지스터로서, 제 2 트랜지스터(2)와 자신의 노드점이 레벨 변환 회로의 출력(A)을 형성하는 제 3 트랜지스터; 부하 경로가 제 2 트랜지스터(2)의 제어 단자와 제 3 트랜지스터(3)의 제어 단자 사이에 접속된, 제 2 도전 타입의 제 4 트랜지스터; 제 3 트랜지스터(3)와 제 4 트랜지스터(4)의 제어 단자 사이에 접속된 커패시터(5, 6); 및 제 4 트랜지스터(4)의 제어 단자 앞에 접속된 리미터 회로(1)를 포함한다.
Description
본 발명은 레벨 변환 회로에 관한 것이다.
특히 집적 회로에서는, 서로 상이한 신호 레벨을 필요로 하거나 또는 송출하는 회로 부분들이 서로 결합되는 경우가 종종 있다. 상이한 신호 레벨에 상호 정합하기 위해서, 통상적으로 레벨 변환 회로가 사용된다. 이 경우, 레벨 변환 회로는 나머지 회로 부분보다 더 느려서는 안 된다.
본 발명의 목적은, 스위칭 속도가 빠른 레벨 변환 회로를 제공하는 것이다.
상기 목적은 본 발명의 청구항 1에 따른 레벨 변환 회로에 의해서 달성된다. 본 발명에 따른 사상의 실시예 및 개선예는 종속항의 대상이다.
본 발명에 따른 레벨 변환 회로는 특히 2개 모두 제 1 도전 타입인 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 상기 2개 트랜지스터의 제어 단자는 다른 트랜지스터의 부하 경로를 통해 제 1 공급 전위에 접속된다. 제 2 도전 타입의 제 3 트랜지스터의 부하 경로는 제 1 트랜지스터의 제어 단자와 기준 전위 사이에 접속된다. 제 3 트랜지스터의 제어 단자는 레벨 변환 회로의 입력부에 접속된다. 이 경우 제 2 및 제 3 트랜지스터의 노드점은 레벨 변환 회로의 출력부를 형성한다. 제 2 도전 타입의 제 4 트랜지스터의 부하 경로는 제 2 트랜지스터의 제어 단자와 제 3 트랜지스터의 제어 단자 사이에 접속된다. 이 경우 제 3 및 제 4 트랜지스터의 제어 단자 사이에 커패시터가 배치되어 있다. 마지막으로, 제 4 트랜지스터의 제어 단자 앞에는 리미터 회로가 접속되어 있다.
커패시터는 제 2 트랜지스터의 제어 단자에 있는 트리거 신호를 단시간에 상승시키는 부트스트랩(bootstrap) 커패시터로서 작용한다. 제 4 트랜지스터는 제 1 공급 전위 및 제 1 트랜지스터의 제어된 구간에 있는 기준 전위를 상호 절연시키기 위해서 이용된다. 즉, 제 4 트랜지스터는 제 1 트랜지스터가 통전될 때 제 1 공급 전위로부터 기준 전위로 전류가 흘러가는 것을 방지한다. 그러나 이로 인해, 차단용 제 2 트랜지스터는 제 4 트랜지스터 위에서의 전압 강하만큼 감소된 전압에 의해서만 트리거링된다. 따라서, 제 2 트랜지스터는 비교적 느리게 차단될 것이다. 부트스트랩 커패시터는 단시간에 전압을 상승시켜 차단을 가속시킨다.
리미터 회로는, 상기 회로가 제 2 트랜지스터의 제어 전압을 단시간에 일정한 값으로 상승시키고, 그렇지 않은 경우에는 상기 전압을 일정 값으로 제한하도록 형성된다. 이로 인해, 제 2 및 제 4 트랜지스터의 제어 단자에서는 허용되지 않는 높은 전압이 발생되지 않는다. 리미터 회로는 레벨 변환 회로의 문제 영역에서만 작동하며, 레벨 변환 회로의 다른 특성에는 영향을 미치지 않는다.
리미터 회로는 바람직하게 제 5 트랜지스터를 포함한다. 상기 제 5 트랜지스터의 제어 단자는 기준 전위에 접속되고, 제 5 트랜지스터의 제어된 구간은 제 4 트랜지스터의 제어 단자와 제 2 공급 전위 사이에 접속된다. 또한, 도통 방향으로 제 5 트랜지스터의 제어된 구간과 병렬 접속된 다이오드가 제공된다.
또한, 제 6 트랜지스터의 제어된 구간은 제 5 트랜지스터의 제어된 구간과 병렬 접속될 수 있고, 제 6 트랜지스터의 제어 단자는 출력부에 접속되어 있다.
제 6 트랜지스터의 제어 단자와 출력부의 커플링은 바람직하게 예컨대 직렬 접속된 2개의 인버터로 이루어질 수 있는 버퍼에 의해 이루어진다.
또한, 제 2 다이오드가 차단 방향으로 제 4 트랜지스터의 제어 단자와 기준 전위 사이에 접속됨으로써, 제 4 트랜지스터의 제어 단자에서는 허용되지 않는 전위가 발생되지 않는다.
바람직하게는 제 3 트랜지스터의 제어 단자 앞에는 버퍼가 접속된다. 상기 버퍼는 한편으로는 입력부에 인가될 입력 신호에 대한 규정 입력 상태를 만들기 위해서 제공되고, 다른 한편으로는 제 3 트랜지스터 및 부트스트랩 커패시터의 낮은 임피던스 트리거를 보장하기 위해서 제공된다.
바람직하게는 MOSFET가 트랜지스터로 사용된다. MOSFET는 작은 필요 공간 및 낮은 전력 손실을 특징으로 한다.
본 발명의 한 개선예에서는 특히 제 4 트랜지스터가 MOSFET이다. 상기 트랜지스터의 게이트-소스-커패시터는 부트스트랩 커패시터를 형성하도록 설계된다. 이 경우, 부트스트랩 커패시터는 적은 추가 비용만을 필요로 하는데, 그 이유는 원하는 커패시턴스 상승에 도달하기 위해서는, 다만 제 4 트랜지스터의 게이트-소스-커패시터를 결정하는 구조물만을 상응하게 변경시키면 되기 때문이다.
그러나, 부트스트랩 커패시터는 다른 FET의 게이트-소스-커패시터에 의해 제공된 추가 커패시터로도 형성될 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
실시예에서 p-채널 타입의 MOSFET(1) 및 p-채널 타입의 MOSFET(2)는, 트랜지스터(1)의 게이트 단자가 트랜지스터(2)의 드레인 단자에 접속되고, 트랜지스터(2)의 게이트 단자가 트랜지스터(1)의 드레인 단자에 접속되도록 서로 인터리빙되어있다. 2개 트랜지스터(1 및 2)의 소스 단자는 제 1 양의(+) 공급 전위(V1)에 접속된다. 또한, 트랜지스터(2)의 드레인 단자는 레벨 변환 회로의 출력 단자(A)에, 그리고 n-채널 타입의 MOSFET(3)의 드레인 단자에 접속되어 있고, 상기 트랜지스터(3)의 게이트 단자는 n-채널 타입의 MOSFET(4)의 소스 단자에 접속되어 있다. 트랜지스터(3)의 소스 단자는 기준 전위(M)에 접속되어 있으며, 트랜지스터(4)의 드레인 단자는 트랜지스터(1)의 드레인 단자에 접속되어 있다.
트랜지스터(4)의 게이트 단자와 트랜지스터(3)의 게이트 단자 사이에는 상응하게 인터리빙된 한 가지 도전 타입의 MOSFET에 의해 형성된 커패시터(5)가 접속되어 있고, 상기 트랜지스터(4)의 게이트-소스-커패시터가 상기 커패시터(5)에 병렬로 접속된다. 이 경우 트랜지스터(4)의 게이트-소스-커패시터의 커패시턴스는 트랜지스터(4)의 트랜지스터 구조물을 상응하게 형성함으로써 증가된다. 2개의 커패시터 대신, 2개의 커패시터 중 단 하나의 커패시터만 동일한 방식으로 사용될 수도 있다.
트랜지스터(4)의 게이트 단자의 트리거링은, 실시예에서 p-채널 타입의 MOSFET(7)로 이루어진 리미터 회로에 의해서 이루어진다. MOSFET(7)의 제어 단자는 기준 전위(M)에 접속되고, 상기 MOSFET(7)의 드레인-소스 구간은 트랜지스터(4)의게이트 단자와 제 2 양의 공급 전위(V2)에 접속된다. 트랜지스터(7)의 경우에는 드레인 단자는 트랜지스터(4)의 게이트 단자에 접속되고, 소스 단자는 공급 전위(V2)에 접속된다. 다이오드(8)는 도통 방향으로 볼 때 트랜지스터(7)의 드레인-소스-구간에 병렬 접속되어 있다.
또한 트랜지스터(9)가 제공되는데, 상기 트랜지스터의 게이트 단자는 출력부(A)에 접속되어 있고, 상기 트랜지스터의 제어된 구간은 트랜지스터(7)의 제어된 구간과 병렬 접속되어 있다. 트랜지스터(9)의 게이트 단자와 출력부(A)의 커플링은 직렬 접속된 2개의 인버터로 이루어진 버퍼에 의해서 이루어진다. 마지막으로, 트랜지스터(3)의 게이트 단자 앞에도 인버터로 형성된 버퍼가 접속된다.
3개의 인버터는 각각 푸시 풀(push pool)로 작동되는 2개의 MOSFET, p-채널 타입의 트랜지스터(11 또는 13 또는 15) 및 n-채널 타입의 트랜지스터(12 또는 14 또는 16)를 포함한다. 2개 트랜지스터의 게이트 단자 및 드레인 단자는 각각 서로 접속되어 있으며, 이 경우 결합된 2개의 드레인 단자는 인버터 회로의 출력부를 형성하고, 결합된 2개의 게이트 단자는 인버터 회로의 입력부 및 입력부를 형성한다. 그에 상응하게 소스 단자는 제 2 공급 전위(V2) 또는 기준 전위(M)에 접속된다.
마지막으로, 다이오드(11)는 차단 방향으로 기준 전위(M)와 트랜지스터(4)의 게이트 단자 사이에 접속된다.
본 발명에 의해 높은 스위칭 속도를 가진 레벨 변환 회로가 제공된다.
도 1은 본 발명에 따른 레벨 시프팅 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2, 3, 4, 7, 9: 트랜지스터 5, 6: 커패시터
8: 다이오드 A: 출력부
M: 기준 전위 V1, V2: 공급 전위
Claims (12)
- 레벨 변환 회로로서,입력 및 출력;제어 단자와 부하 경로를 가진 제 1 도전형의 제 1 트랜지스터;제어 단자와 부하 경로를 가진 제 1 도전형의 제 2 트랜지스터;상기 제 1 및 제 2 트랜지스터의 제어 단자들은 상기 제 1 및 제 2 트랜지스터 서로의 상기 부하 경로를 통해 제 1 공급 전위에 연결되며;상기 제 1 트랜지스터의 상기 제어 단자와 기준-접지 전위 사이에 연결된 부하 경로 및 상기 입력에 연결된 제어 단자를 가진 제 2 도전형의 제 3 트랜지스터 - 상기 제 2 트랜지스터와 상기 제 3 트랜지스터 사이의 노드는 레벨 변환 회로의 출력을 형성함 -;상기 제 2 트랜지스터의 상기 제어 단자와 상기 제 3 트랜지스터의 상기 제어 단자 사이에 연결된 부하 경로 및 제어 단자를 가진 제 2 도전형의 제 4 트랜지스터;상기 제 3 트랜지스터의 상기 제어 단자와 상기 제 4 트랜지스터의 상기 제어 단자 사이에 연결된 커패시턴스; 및상기 제 4 트랜지스터의 상기 제어 단자에 연결된 리미터 회로를 포함하는 레벨 변환 회로.
- 제 1항에 있어서,상기 리미터 회로는 상기 기준-접지 전위에 연결된 제어 단자 및 상기 제 4트랜지스터의 상기 제어 단자와 제 2 공급 전위 사이에 연결된 제어된 경로를 가진 제 5 트랜지스터; 및상기 제 5 트랜지스터의 상기 제어된 경로와 순방향과 평행으로 연결된 다이오드를 더 포함하는 레벨 변환 회로.
- 제 2항에 있어서,상기 출력에 연결된 제어 단자 및 상기 제 5 트랜지스터의 상기 제어된 경로와 평행으로 연결된 제어된 경로를 가진 제 6 트랜지스터 더 포함하는 레벨 변환 회로.
- 제 3 항에 있어서,상기 제 6 트랜지스터의 상기 제어 단자와 상기 출력 사이에 연결된 제 1 버퍼를 더 포함하는 레벨 변환 회로.
- 제 2 항에 있어서,상기 다이오드는 제 1 다이오드이며, 상기 기준-접지 전위와 상기 제 4 트랜지스터의 상기 제어 단자 사이의 역방향으로 연결된 제 2 다이오드를 포함하는 레벨 변환 회로.
- 제 4 항에 있어서,상기 제 4 트랜지스터의 상기 제어 입력의 업스트림에 연결된 제 2 버퍼를 더 포함하는 레벨 변환 회로.
- 제 1 항에 있어서,상기 제 4 트랜지스터의 상기 입력과 상기 제어 단자 사이에 연결된 버퍼를 더 포함하는 레벨 변환 회로.
- 제 1 항에 있어서,상기 제 1, 제 2, 제 3 및 제 4 트랜지스터중 적어도 일부는 MOS 전계-효과 트랜지스터인 레벨 변환 회로.
- 제 3 항에 있어서,상기 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 트랜지스터중 적어도 일부는 MOS 전계-효과 트랜지스터인 레벨 변환 회로.
- 제 1 항에 있어서,상기 제 4 트랜지스터는 MOS 전계-효과 트랜지스터이고, 상기 커패시턴스는 상기 제 4 트랜지스터의 게이트-소스 커패시턴스인 레벨 변환 회로.
- 제 1 항에 있어서,상기 커패시턴스는 커패시터로 형성되는 레벨 변환 회로.
- 제 11 항에 있어서,상기 커패시턴스는 추가의 전계-효과 트랜지스터의 게이트-소스 커패시턴스로 형성되는 레벨 변환 회로.
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Payment date: 20151201 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20161019 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |