JPH11154856A - レベル切換回路 - Google Patents
レベル切換回路Info
- Publication number
- JPH11154856A JPH11154856A JP10254129A JP25412998A JPH11154856A JP H11154856 A JPH11154856 A JP H11154856A JP 10254129 A JP10254129 A JP 10254129A JP 25412998 A JP25412998 A JP 25412998A JP H11154856 A JPH11154856 A JP H11154856A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switching circuit
- control terminal
- level switching
- terminal
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】速いスイッチング速度を備えたレベル切換回路
を提供する。 【解決手段】 制御端子がそれぞれ他方のトランジスタ
の負荷通路を介して第一の供給電位に接続された第一の
導電型の第一のトランジスタ１と第一の導電型の第二の
トランジスタ２と、その負荷通路が第一のトランジスタ
１の制御端子と基準電位Ｍの間に接続され、その制御端
子がレベル切り換え回路の入力端Ｅと結合された第二の
導電型の第三のトランジスタ３とを備え、第二のトラン
ジスタ２と第三のトランジスタ３の接続点がレベル切り
換え回路の出力Ａを形成し、さらに、負荷通路が第二の
トランジスタ２の制御端子と第三のトランジスタ３の制
御端子との間に接続された第二の導電型の第四のトラン
ジスタ４と、第三のトランジスタ３と第四のトランジス
タ４の制御端子の間に接続されているキャパシタンス
５、６と、第四のトランジスタ４の制御端子に直列接続
されている制限回路とを備える。
を提供する。 【解決手段】 制御端子がそれぞれ他方のトランジスタ
の負荷通路を介して第一の供給電位に接続された第一の
導電型の第一のトランジスタ１と第一の導電型の第二の
トランジスタ２と、その負荷通路が第一のトランジスタ
１の制御端子と基準電位Ｍの間に接続され、その制御端
子がレベル切り換え回路の入力端Ｅと結合された第二の
導電型の第三のトランジスタ３とを備え、第二のトラン
ジスタ２と第三のトランジスタ３の接続点がレベル切り
換え回路の出力Ａを形成し、さらに、負荷通路が第二の
トランジスタ２の制御端子と第三のトランジスタ３の制
御端子との間に接続された第二の導電型の第四のトラン
ジスタ４と、第三のトランジスタ３と第四のトランジス
タ４の制御端子の間に接続されているキャパシタンス
５、６と、第四のトランジスタ４の制御端子に直列接続
されている制限回路とを備える。
Description
【０００１】
【発明の属する技術分野】この発明はレベル切換回路に
関する。
関する。
【０００２】
【従来の技術】特に集積回路においては、しばしば、互
いに異なる信号レベルを必要としたり、発信したりする
回路部分が互いに結合される。異なる信号レベルを相互
に適合させるために、通常、レベル切換回路が挿入され
る。レベル切換回路は、その場合、その他の回路部分よ
り遅延して動作してはならない。
いに異なる信号レベルを必要としたり、発信したりする
回路部分が互いに結合される。異なる信号レベルを相互
に適合させるために、通常、レベル切換回路が挿入され
る。レベル切換回路は、その場合、その他の回路部分よ
り遅延して動作してはならない。
【０００３】
【発明が解決しようとする課題】この発明の課題は、従
って、大きなスイッチング速度を持ったレベル切換回路
を提示することにある。
って、大きなスイッチング速度を持ったレベル切換回路
を提示することにある。
【０００４】
【課題を解決するための手段】この課題を解決するた
め、この発明による切換回路は、特に、共に第一の導電
型である第一のトランジスタと第二のトランジスタとを
備える。両トランジスタの制御端子はそれぞれ他方のト
ランジスタの負荷通路を介して第一の供給電位に接続さ
れている。第二の導電型の第三のトランジスタの負荷通
路が第一のトランジスタの制御端子と基準電位との間に
接続されている。第三のトランジスタの制御端子はレベ
ル切換回路の入力端に結合されている。その場合、第二
のトランジスタと第三のトランジスタとの接続点はレベ
ル切換回路の出力端を形成している。第二の導電型の第
四のトランジスタの負荷通路は第二のトランジスタの制
御端子と第三のトランジスタの制御端子との間に接続さ
れている。キャパシタンスが、その場合、第三のトラン
ジスタの制御端子と第四のトランジスタの制御端子との
間に置かれている。さらに第四のトランジスタの制御端
子に制限回路が直列接続されている。
め、この発明による切換回路は、特に、共に第一の導電
型である第一のトランジスタと第二のトランジスタとを
備える。両トランジスタの制御端子はそれぞれ他方のト
ランジスタの負荷通路を介して第一の供給電位に接続さ
れている。第二の導電型の第三のトランジスタの負荷通
路が第一のトランジスタの制御端子と基準電位との間に
接続されている。第三のトランジスタの制御端子はレベ
ル切換回路の入力端に結合されている。その場合、第二
のトランジスタと第三のトランジスタとの接続点はレベ
ル切換回路の出力端を形成している。第二の導電型の第
四のトランジスタの負荷通路は第二のトランジスタの制
御端子と第三のトランジスタの制御端子との間に接続さ
れている。キャパシタンスが、その場合、第三のトラン
ジスタの制御端子と第四のトランジスタの制御端子との
間に置かれている。さらに第四のトランジスタの制御端
子に制限回路が直列接続されている。
【０００５】キャパシタンスは、第二のトランジスタの
制御端子における制御信号を短時間で高めるブートスト
ラップ・キャパシタンスとして動作する。第四のトラン
ジスタは、第一のトランジスタの制御通路における第一
の供給電位と基準電位とを互いに隔絶する役割をする。
即ち、第四のトランジスタは、第一のトランジスタが導
通しているとき第一の供給電位から基準電位に電流が流
れるのを阻止しようとする。しかし、これにより第二の
トランジスタは第四のトランジスタを介する電圧降下分
だけ減少した電圧だけで遮断制御される。従ってこのト
ランジスタは比較的ゆっくり遮断されることになる。ブ
ートストラップ・キャパシタンスは電圧を短時間で高
め、これにより遮断を加速する。
制御端子における制御信号を短時間で高めるブートスト
ラップ・キャパシタンスとして動作する。第四のトラン
ジスタは、第一のトランジスタの制御通路における第一
の供給電位と基準電位とを互いに隔絶する役割をする。
即ち、第四のトランジスタは、第一のトランジスタが導
通しているとき第一の供給電位から基準電位に電流が流
れるのを阻止しようとする。しかし、これにより第二の
トランジスタは第四のトランジスタを介する電圧降下分
だけ減少した電圧だけで遮断制御される。従ってこのト
ランジスタは比較的ゆっくり遮断されることになる。ブ
ートストラップ・キャパシタンスは電圧を短時間で高
め、これにより遮断を加速する。
【０００６】
【発明の実施の形態】制限回路は、第二のトランジスタ
の制御電圧を特定の値に短時間で高めることを可能なよ
うに、さもなければ、この電圧を特定の値に制限するよ
うに構成されている。これにより、第二の及び第四のト
ランジスタの制御端子に許容できない高い電圧が発生す
ることが阻止される。制限回路はレベル切換回路のいわ
ゆる「問題範囲」においてのみ働くが、レベル切換回路
のその他の挙動に影響しない。
の制御電圧を特定の値に短時間で高めることを可能なよ
うに、さもなければ、この電圧を特定の値に制限するよ
うに構成されている。これにより、第二の及び第四のト
ランジスタの制御端子に許容できない高い電圧が発生す
ることが阻止される。制限回路はレベル切換回路のいわ
ゆる「問題範囲」においてのみ働くが、レベル切換回路
のその他の挙動に影響しない。
【０００７】制限回路は、好ましくは、その制御端子が
基準電位に接続され、その制御通路が第四のトランジス
タの制御端子と第二の供給電位との間に接続されている
第五のトランジスタを含む。さらに、第五のトランジス
タの制御通路に並列に導通方向に接続されているダイオ
ードが設けられている。
基準電位に接続され、その制御通路が第四のトランジス
タの制御端子と第二の供給電位との間に接続されている
第五のトランジスタを含む。さらに、第五のトランジス
タの制御通路に並列に導通方向に接続されているダイオ
ードが設けられている。
【０００８】さらに、その制御端子が出力端に結合され
ている第六のトランジスタの制御通路が第五のトランジ
スタの制御通路に並列接続されている。
ている第六のトランジスタの制御通路が第五のトランジ
スタの制御通路に並列接続されている。
【０００９】第六のトランジスタの制御端子と出力端と
の結合は、特に、例えば２つの直列接続されたインバー
タから構成し得るバッファにより行われるのがよい。
の結合は、特に、例えば２つの直列接続されたインバー
タから構成し得るバッファにより行われるのがよい。
【００１０】さらに、基準電位と第四のトランジスタの
制御端子との間には第二のダイオードが阻止方向に接続
され、第四のトランジスタの制御端子に許容できない電
位が発生するのを抑制する。
制御端子との間には第二のダイオードが阻止方向に接続
され、第四のトランジスタの制御端子に許容できない電
位が発生するのを抑制する。
【００１１】特に、第四のトランジスタの制御入力端子
にはバッファが直列接続されている。これは、一つには
入力端に印加すべき入力信号に対する定められた入力比
を形成するために、一つには第四のトランジスタ及びブ
ートストラップ・キャパシタンスの低抵抗制御を保証す
るために設けられるものである。
にはバッファが直列接続されている。これは、一つには
入力端に印加すべき入力信号に対する定められた入力比
を形成するために、一つには第四のトランジスタ及びブ
ートストラップ・キャパシタンスの低抵抗制御を保証す
るために設けられるものである。
【００１２】使用されるトランジスタとしてはＭＯＳ電
界効果トランジスタが適用されるのがよい。このトラン
ジスタは所要空間が小さくかつ出力損失が小さい点で優
れている。
界効果トランジスタが適用されるのがよい。このトラン
ジスタは所要空間が小さくかつ出力損失が小さい点で優
れている。
【００１３】この発明の一構成においては、特に第四の
トランジスタがＭＯＳ電界効果トランジスタである。そ
のゲート・ソース・キャパシタンスは、ブートストラッ
プ・キャパシタンスを形成するために適応して形成され
ている。ブートストラップ・キャパシタンスは、その場
合、所望のキャパシタンス増加を得るためには、ただ第
四のトランジスタのゲート・ソース・キャパシタンスを
決定する構成を適宜変更しさえすればよいので、僅かな
付加の費用しか必要としない。
トランジスタがＭＯＳ電界効果トランジスタである。そ
のゲート・ソース・キャパシタンスは、ブートストラッ
プ・キャパシタンスを形成するために適応して形成され
ている。ブートストラップ・キャパシタンスは、その場
合、所望のキャパシタンス増加を得るためには、ただ第
四のトランジスタのゲート・ソース・キャパシタンスを
決定する構成を適宜変更しさえすればよいので、僅かな
付加の費用しか必要としない。
【００１４】しかしながら、ブートストラップ・キャパ
シタンスは、また例えば他の電界効果トランジスタのゲ
ート・ソース・キャパシタンスによって与えられている
付加のコンデンサによっても形成することができる。
シタンスは、また例えば他の電界効果トランジスタのゲ
ート・ソース・キャパシタンスによって与えられている
付加のコンデンサによっても形成することができる。
【００１５】
【実施例】以下にこの発明を図に示された実施例を参照
して詳細に説明する。
して詳細に説明する。
【００１６】この実施例においては、ｐチャネル型のＭ
ＯＳ電界効果トランジスタ１とｐチャネル型のＭＯＳ電
界効果トランジスタ２とが、トランジスタ１のゲート端
子がトランジスタ２のドレイン端子に、トランジスタ２
のゲート端子がトランジスタ１のドレイン端子に接続さ
れるように、互いに交叉接続されている。両トランジス
タ１及び２のソース端子は、その場合、正の第一の供給
電位Ｖ１に接続されている。トランジスタ２のドレイン
端子はさらにレベル切換回路の出力端Ａ及びｎチャネル
型のＭＯＳ電界効果トランジスタ３のドレイン端子に接
続されている。トランジスタ３のソース端子は基準電位
Ｍに接続され、ゲート端子はｎチャネル型のＭＯＳ電界
効果トランジスタ４のソース端子に接続されている。こ
のトランジスタ４のドレイン端子はトランジスタ１のド
レイン端子に接続されている。
ＯＳ電界効果トランジスタ１とｐチャネル型のＭＯＳ電
界効果トランジスタ２とが、トランジスタ１のゲート端
子がトランジスタ２のドレイン端子に、トランジスタ２
のゲート端子がトランジスタ１のドレイン端子に接続さ
れるように、互いに交叉接続されている。両トランジス
タ１及び２のソース端子は、その場合、正の第一の供給
電位Ｖ１に接続されている。トランジスタ２のドレイン
端子はさらにレベル切換回路の出力端Ａ及びｎチャネル
型のＭＯＳ電界効果トランジスタ３のドレイン端子に接
続されている。トランジスタ３のソース端子は基準電位
Ｍに接続され、ゲート端子はｎチャネル型のＭＯＳ電界
効果トランジスタ４のソース端子に接続されている。こ
のトランジスタ４のドレイン端子はトランジスタ１のド
レイン端子に接続されている。
【００１７】トランジスタ４のゲート端子とトランジス
タ３のゲート端子との間にはそれに応じて接続された１
つの導電型のＭＯＳ電界効果トランジスタにより形成さ
れたコンデンサ５が接続され、このコンデンサにはトラ
ンジスタ４のゲート・ソース・キャパシタが並列に接続
している。トランジスタ４のゲート・ソース・キャパシ
タンスは、その場合、トランジスタ４のトランジスタ構
造を適当に構成することにより増大せしめられている。
２つのキャパシタの代わりに同様に２つのキャパシタの
１つだけを使用することもできる。
タ３のゲート端子との間にはそれに応じて接続された１
つの導電型のＭＯＳ電界効果トランジスタにより形成さ
れたコンデンサ５が接続され、このコンデンサにはトラ
ンジスタ４のゲート・ソース・キャパシタが並列に接続
している。トランジスタ４のゲート・ソース・キャパシ
タンスは、その場合、トランジスタ４のトランジスタ構
造を適当に構成することにより増大せしめられている。
２つのキャパシタの代わりに同様に２つのキャパシタの
１つだけを使用することもできる。
【００１８】トランジスタ４のゲート端子の制御は、こ
の実施例ではその制御端子が基準電位Ｍに、そのドレイ
ン・ソース間がトランジスタ４のゲート端子と正の第二
の供給電位Ｖ２との間に接続されているｐチャネル型の
ＭＯＳ電界効果トランジスタ７からなる制限回路により
行われる。トランジスタ７においては、その場合、ドレ
イン端子はトランジスタ４のゲート端子に、ソース端子
は供給電位Ｖ２に接続されている。トランジスタ７のド
レイン・ソース間にはダイオード８が導通方向に並列接
続されている。
の実施例ではその制御端子が基準電位Ｍに、そのドレイ
ン・ソース間がトランジスタ４のゲート端子と正の第二
の供給電位Ｖ２との間に接続されているｐチャネル型の
ＭＯＳ電界効果トランジスタ７からなる制限回路により
行われる。トランジスタ７においては、その場合、ドレ
イン端子はトランジスタ４のゲート端子に、ソース端子
は供給電位Ｖ２に接続されている。トランジスタ７のド
レイン・ソース間にはダイオード８が導通方向に並列接
続されている。
【００１９】さらにトランジスタ９が設けられ、そのゲ
ート端子は出力端Ａに結合され、その制御区間はトラン
ジスタ７の制御区間に並列接続されている。トランジス
タ９のゲート端子と出力端Ａとの結合は２つの直列接続
されたインバータからなるバッファにより行われてい
る。さらにトランジスタ３のゲート端子にもインバータ
により形成されるバッファが直列接続されている。
ート端子は出力端Ａに結合され、その制御区間はトラン
ジスタ７の制御区間に並列接続されている。トランジス
タ９のゲート端子と出力端Ａとの結合は２つの直列接続
されたインバータからなるバッファにより行われてい
る。さらにトランジスタ３のゲート端子にもインバータ
により形成されるバッファが直列接続されている。
【００２０】３つのインバータの各々は、それぞれ、プ
ッシュプル動作する２つのＭＯＳ電界効果トランジス
タ、即ち、ｐチャネル型のトランジスタ１１もしくは１
３もしくは１５及びｎチャネル型のトランジスタ１２も
しくは１４もしくは１６を含んでいる。両トランジスタ
のゲート端子及びドレイン端子はそれぞれ互いに接続さ
れ、２つの接続されたドレイン端子がインバータ回路の
出力を、２つの接続されたゲート端子がインバータ回路
の入力及び入力を形成している。ソース端子はそれぞれ
第二の供給電位Ｖ２及び基準電位Ｍに接続されている。
ッシュプル動作する２つのＭＯＳ電界効果トランジス
タ、即ち、ｐチャネル型のトランジスタ１１もしくは１
３もしくは１５及びｎチャネル型のトランジスタ１２も
しくは１４もしくは１６を含んでいる。両トランジスタ
のゲート端子及びドレイン端子はそれぞれ互いに接続さ
れ、２つの接続されたドレイン端子がインバータ回路の
出力を、２つの接続されたゲート端子がインバータ回路
の入力及び入力を形成している。ソース端子はそれぞれ
第二の供給電位Ｖ２及び基準電位Ｍに接続されている。
【００２１】さらに、ダイオード１０が阻止方向に基準
電位Ｍとトランジスタ４のゲート端子との間に接続され
ている。
電位Ｍとトランジスタ４のゲート端子との間に接続され
ている。
【図１】この発明の一実施例の接続図である。
１ 第一の導電型の第一のトランジスタ ２ 第一の導電型の第二のトランジスタ ３ 第二の導電型の第三のトランジスタ ４ 第二の導電型の第四のトランジスタ ５ キャパシタンス ６ キャパシタンス ７ 第五のトランジスタ ８ 第一のダイオード ９ 第六のトランジスタ １０ 第二のダイオード １１ バッファを構成するトランジスタ １２ バッファを構成するトランジスタ １３ バッファを構成するトランジスタ １４ バッファを構成するトランジスタ １５ バッファを構成するトランジスタ １６ バッファを構成するトランジスタ Ａ レベル切換回路の出力端 Ｅ レベル切換回路の入力端 Ｍ 基準電圧 Ｖ１ 第一の供給電位 Ｖ２ 第二の供給電位
Claims (10)
- 【請求項１】第一の導電型の第一のトランジスタ（１）
と第一の導電型の第二のトランジスタ（２）とを備え、
それらの制御端子がそれぞれ他方のトランジスタの負荷
通路を介して第一の供給電位（Ｖ１）に接続され、第二
の導電型の第三のトランジスタ（３）を備え、その負荷
通路が第一のトランジスタ（１）の制御端子と基準電位
（Ｍ）との間に接続され、その制御端子がレベル切換回
路の入力端（Ｅ）に接続され、第二のトランジスタ
（２）と第三のトランジスタ（３）との接続点がレベル
切換回路の出力端（Ａ）を形成し、第二の導電型の第四
のトランジスタ（４）を備え、その負荷通路が第二のト
ランジスタ（２）の制御端子と第三のトランジスタ
（３）の制御端子との間に接続され、第三のトランジス
タ（３）と第四のトランジスタ（４）との制御端子の間
に接続されているキャパシタ（５、６）を備え、さらに
第四のトランジスタ（４）の制御端子に直列接続されて
いる制限回路とを備えたことを特徴とするレベル切換回
路。 - 【請求項２】制限回路が、制御端子が基準電位（Ｍ）と
接続され制御通路が第四のトランジスタ（４）の制御端
子と第二の供給電位（Ｖ２）との間に接続されている第
五のトランジスタ（７）と、この第五のトランジスタ
（７）の制御通路に導通方向に並列接続されている第一
のダイオード（８）を備えていることを特徴とする請求
項１に記載のレベル切換回路。 - 【請求項３】制御端子が出力端（Ａ）に結合され制御通
路が第五のトランジスタ（７）の制御通路に並列接続さ
れている第六のトランジスタ（９）を備えていることを
特徴とする請求項２に記載のレベル切換回路。 - 【請求項４】第六のトランジスタ（９）の制御端子と出
力端（Ａ）との結合が第一のバッファ（１３〜１６）に
より行われていることを特徴とする請求項３に記載のレ
ベル切換回路。 - 【請求項５】基準電位（Ｍ）と第四のトランジスタ
（４）の制御端子との間に阻止方向に接続されている第
二のダイオード（１０）を備えていることを特徴とする
請求項２乃至４のいずれか１つに記載のレベル切換回
路。 - 【請求項６】第四のトランジスタ（４）の制御端子に第
二のバッファ（１１、１２）が直列接続されていること
を特徴とする請求項１乃至５のいずれか１つに記載のレ
ベル切換回路。 - 【請求項７】トランジスタ（１、２、３、４、７、９）
の少なくとも一部がＭＯＳ電界効果トランジスタである
ことを特徴とする請求項１乃至６のいずれか１つに記載
のレベル切換回路。 - 【請求項８】第四のトランジスタ（４）がＭＯＳ電界効
果トランジスタであり、キャパシタ（５、６）が第四の
トランジスタ（４）の相当に形成されたゲート・ソース
・キャパシタにより形成されることを特徴とする請求項
１乃至７のいずれか１つに記載のレベル切換回路。 - 【請求項９】キャパシタ（５、６）がコンデンサ（５）
によって形成されることを特徴とする請求項１乃至８の
いずれか１つに記載のレベル切換回路。 - 【請求項１０】キャパシタ（５）が別の電界効果トラン
ジスタのゲート・ソース・キャパシタンスにより形成さ
れることを特徴とする請求項９に記載のレベル切換回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19739807A DE19739807C2 (de) | 1997-09-10 | 1997-09-10 | Pegelumsetzschaltung |
| DE19739807.3 | 1997-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154856A true JPH11154856A (ja) | 1999-06-08 |
| JP4054118B2 JP4054118B2 (ja) | 2008-02-27 |
Family
ID=7841916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25412998A Expired - Fee Related JP4054118B2 (ja) | 1997-09-10 | 1998-09-08 | レベル切換回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5994944A (ja) |
| EP (1) | EP0902541B1 (ja) |
| JP (1) | JP4054118B2 (ja) |
| KR (1) | KR100530933B1 (ja) |
| CN (1) | CN1143433C (ja) |
| DE (2) | DE19739807C2 (ja) |
| TW (1) | TW441181B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265896B1 (en) | 1999-02-17 | 2001-07-24 | Elbrus International Limited | Level transfer circuit for LVCMOS applications |
| US6677798B2 (en) * | 2002-02-07 | 2004-01-13 | Faraday Technology Corp. | High speed voltage level shifter |
| CN101241774B (zh) * | 2007-02-09 | 2010-11-10 | 中国科学院物理研究所 | 一种复合电解质组合物及其制备方法 |
| CN102307010B (zh) * | 2011-09-14 | 2013-10-09 | 深圳市九洲电器有限公司 | 一种数据传输电压转换电路 |
| USD836743S1 (en) | 2017-11-22 | 2018-12-25 | Ravin Crossbows, Llc | Nock for an archery arrow |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US4695744A (en) * | 1985-12-16 | 1987-09-22 | Rca Corporation | Level shift circuit including source follower output |
| US5231318A (en) * | 1990-08-03 | 1993-07-27 | Reddy Chitranjan N | Differential latch sense amplifier |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
| US5153467A (en) * | 1991-06-12 | 1992-10-06 | Etron Technology, Inc. | Bootstrap circuit for word line driver in semiconductor memory |
| JPH0637624A (ja) * | 1992-07-13 | 1994-02-10 | Nec Corp | レベル変換回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5528173A (en) * | 1995-05-10 | 1996-06-18 | Micron Technology, Inc. | Low power, high speed level shifter |
| KR0172373B1 (ko) * | 1995-09-14 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 데이타 출력버퍼 |
-
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