JP3081066B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば共通のバスライ
ンに接続される入出力共通端子などの“高インピーダン
ス”の出力状態を持つ半導体集積回路装置に関するもの
である。

【０００２】

【従来の技術】図８は、従来の半導体集積回路装置のブ
ロック図である。同図中、１は正電位の電源、２は接
地、３は出力端、４，５は電流駆動能力の大きなＮチャ
ネルＭＯＳ型出力トランジスタ（第１及び第２の出力ト
ランジスタ）、９は出力バッファ回路、１０は内部回路
である。内部回路１０より“Ｈ”レベル出力信号６、
“Ｌ”レベル出力信号７及び出力活性信号８が出力バッ
ファ回路９に与えられ、該出力バッファ回路９より第１
及び第２の出力トランジスタ４，５の各々の電流制御電
極としてのゲート電極に所定の電位が供与されるもので
ある。

【０００３】以上のように構成された半導体集積回路装
置について、以下表１に示す論理値表を参照しながらそ
の動作を説明する。

【０００４】

【表１】

【０００５】表１の第１行に示すように、内部回路１０
より出力バッファ回路９へ“Ｈ”レベル出力信号６とし
て“Ｈ”、“Ｌ”レベル出力信号７として“Ｌ”、出力
活性信号８として“Ｈ”の信号が各々入力されたときに
は、第１の出力トランジスタ４のゲート電極の電位は
“Ｈ”（＝電源電位）、第２の出力トランジスタ５のゲ
ート電極の電位は“Ｌ”（＝接地電位０Ｖ）となる。こ
の結果、第１の出力トランジスタ４はオン状態、第２の
出力トランジスタはオフ状態となり、出力端３から
“Ｈ”レベルの信号が出力される。

【０００６】同表の第２行に示すように、内部回路１０
より出力バッファ回路９へ“Ｈ”レベル出力信号６とし
て“Ｌ”、“Ｌ”レベル出力信号７として“Ｈ”、出力
活性信号８として“Ｈ”の信号が各々入力されたときに
は、第１の出力トランジスタ４のゲート電極の電位は
“Ｌ”（＝０Ｖ）、第２の出力トランジスタ５のゲート
電極の電位は“Ｈ”（＝電源電位）となる。この結果、
第１の出力トランジスタ４はオフ状態、第２の出力トラ
ンジスタはオン状態となり、出力端３から“Ｌ”レベル
の信号が出力される。

【０００７】このように出力バッファ回路９への出力活
性信号８として“Ｈ”の信号が与えられたときには、出
力端３は“Ｈ”又は“Ｌ”の“低インピーダンス”状態
となる。これに対して、同表の第３行に示すように、内
部回路１０より出力バッファ回路９へ出力活性信号８と
して“Ｌ”の信号が与えられたときには、“Ｈ”レベル
出力信号６及び“Ｌ”レベル出力信号７の論理値にはよ
らず、第１及び第２の出力トランジスタ４，５のゲート
電極の電位はいずれも“Ｌ”（＝０Ｖ）となる。この結
果、第１及び第２の出力トランジスタ４，５はいずれも
オフ状態となり、出力端３は“高インピーダンス”状態
となる。

【０００８】

【発明が解決しようとする課題】上記“高インピーダン
ス”の出力状態を持つ半導体集積回路装置は、同様に
“高インピーダンス”の出力状態を持つ他の半導体集積
回路装置とともに１つの半導体システムを構成すること
を前提としたものである。これら複数の半導体集積回路
装置の各々の出力端３は、例えば共通のバスラインに接
続される。つまり、“高インピーダンス”の出力状態に
おいて、出力端３に外部から強制的に電圧が印加される
のである。

【０００９】ところが、図８に示す従来の半導体集積回
路装置は、第１の出力トランジスタ４のしきい値電圧を
ＶTHとすると、“高インピーダンス”の出力状態におい
て出力端３に外部から例えば−ＶTH以下の電圧が印加さ
れた際に第１の出力トランジスタ４がオフ状態を維持で
きずにオン状態となってしまう問題があった。

【００１０】第１及び第２の出力トランジスタ４，５の
ゲート電極の電位がいずれも“Ｌ”（＝０Ｖ）であって
両出力トランジスタ４，５がいずれもオフ状態となって
いる結果“高インピーダンス”の出力状態にあるとき、
出力端３に外部から−ＶTH以下の電圧が印加されて第１
の出力トランジスタ４のソース電極の電位が引き下げら
れると、該第１の出力トランジスタ４のソース電位を基
準としたゲート・ソース電極間電圧ＶG がＶTH以上の値
となり、したがって該第１の出力トランジスタ４がオン
状態となるのである。このようにして“高インピーダン
ス”の出力状態で第１の出力トランジスタ４がオフ状態
を維持できずにオン状態となると、電源１から大きな電
流が流れ込んでしまうという問題があった。また、この
際に第１の出力トランジスタ４のソース・ドレイン電極
間電圧がそのゲート・ソース電極間電圧より大きくなる
ので、基板電流が増加して該第１の出力トランジスタ４
の信頼性に悪影響を与えることがあった。

【００１１】本発明の目的は、“高インピーダンス”の
出力状態において出力端に電源電位と接地電位との間の
範囲を越える電圧が外部から印加された場合でも出力ト
ランジスタのオフ状態を維持できるようにすることにあ
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路装置は、電源電位と接地電
位との間の範囲を越える電位のみを伝達するためのスイ
ッチ回路を出力トランジスタの電流制御電極と出力端と
の間に挿入した構成を備えることとしたものである。

【００１３】具体的には、請求項１の発明は、電源と出
力端との間に挿入された第１の出力トランジスタと、出
力端と接地との間に挿入された第２の出力トランジスタ
とを備え、かつ第１及び第２の出力トランジスタの各々
の電流制御電極に供与される電位に応じて第１及び第２
の出力トランジスタのいずれか一方がオン状態となる
“低インピーダンス”の出力状態と第１及び第２の出力
トランジスタのいずれもがオフ状態となる“高インピー
ダンス”の出力状態とが選択される半導体集積回路装置
において、第１の出力トランジスタの電流制御電極と出
力端との間、及び、出力端と第２の出力トランジスタの
電流制御電極との間のうちの少なくとも一方にスイッチ
回路が挿入された構成を採用したものである。しかも、
“高インピーダンス”の出力状態において出力端に電源
電位と接地電位との間の範囲を越える電圧が外部から印
加された場合には、第１及び第２の出力トランジスタの
オフ状態を維持すべく前記電流制御電極の電位を変更す
るように、スイッチ回路がオン状態となるものである。

【００１４】請求項２の発明では、前記スイッチ回路
は、バイアス電圧が供与されるゲート電極を有する第１
のＭＯＳトランジスタを備え、該第１のＭＯＳトランジ
スタのゲート電極には、出力端への印加電圧が変化する
際に第１及び第２の出力トランジスタがオン状態となる
前に第１のＭＯＳトランジスタがオン状態となるように
バイアス電圧が供与されることとした。

【００１５】請求項３の発明では、前記第１及び第２の
出力トランジスタは、各々前記スイッチ回路の第１のＭ
ＯＳトランジスタとほぼ等しいしきい値電圧を有する他
のＭＯＳトランジスタで構成され、第１のＭＯＳトラン
ジスタのゲート電極には、前記各ＭＯＳトランジスタの
しきい値電圧と接地電位との間の電位がバイアス電圧と
して供与されることとした。

【００１６】請求項４の発明では、前記第１及び第２の
出力トランジスタは、各々前記スイッチ回路の第１のＭ
ＯＳトランジスタより大きいしきい値電圧を有する他の
ＭＯＳトランジスタで構成され、第１のＭＯＳトランジ
スタのゲート電極には、第１及び第２の出力トランジス
タをいずれもオフ状態とさせるように該第１及び第２の
出力トランジスタの電流制御電極としてのゲート電極に
供与される電位と等しい電位がバイアス電圧として供与
されることとした。

【００１７】請求項５の発明では、前記スイッチ回路
は、前記第１のＭＯＳトランジスタと第１又は第２の出
力トランジスタの電流制御電極との間に挿入された第２
のＭＯＳトランジスタを更に備えることとした。しか
も、該第２のＭＯＳトランジスタは、第１のＭＯＳトラ
ンジスタより小さいゲート幅を有し、“低インピーダン
ス”の出力状態ではオフ状態とされ、かつ“高インピー
ダンス”の出力状態において出力端への印加電圧が変化
する際に第１のＭＯＳトランジスタがオン状態となる前
にオン状態とされることとした。

【００１８】請求項６の発明では、前記スイッチ回路の
第２のＭＯＳトランジスタは、第１及び第２の出力トラ
ンジスタをいずれもオフ状態とするための制御信号に呼
応して直ちにオン状態とされることとした。

【００１９】請求項７の発明では、前記スイッチ回路の
第２のＭＯＳトランジスタは、第１及び第２の出力トラ
ンジスタのうちの対応する一方の出力トランジスタをオ
フ状態とするための制御信号に呼応して直ちにオン状態
とされることとした。

【００２０】請求項８の発明は、電源電位と接地電位と
の間の電位差が所定の値より大きい場合にはアクティブ
な電圧判別信号を出力するための電源電圧判別回路を更
に備え、かつ前記スイッチ回路の第２のＭＯＳトランジ
スタは該電源電圧判別回路からのアクティブな電圧判別
信号に呼応してオン状態とされることとしたものであ
る。

【００２１】

【作用】請求項１の発明によれば、“高インピーダン
ス”の出力状態において出力端に電源電位と接地電位と
の間の範囲を越える電圧が外部から印加された場合に
は、スイッチ回路がオン状態となる結果、出力トランジ
スタの電流制御電極の電位が変更されて該出力トランジ
スタのオフ状態が維持される。つまり、本発明のスイッ
チ回路は、電源電位と接地電位との間の範囲を越える電
位のみを、出力端から出力トランジスタの電流制御電極
へ伝達するのである。

【００２２】請求項２の発明によれば、スイッチ回路を
構成する第１のＭＯＳトランジスタにバイアス電圧Ｖ1
が供与されているので、該第１のＭＯＳトランジスタ
は、出力端への印加電圧が変化する際に出力トランジス
タがオン状態となる前にオン状態となる。これにより、
“高インピーダンス”の出力状態における出力トランジ
スタのオフ状態が維持されるので、電源から大きな電流
が流れ込むことを防ぐことができる。

【００２３】請求項３の発明によれば、第１及び第２の
出力トランジスタ（ＭＯＳトランジスタ）とスイッチ回
路を構成する第１のＭＯＳトランジスタとは、互いにほ
ぼ等しいしきい値電圧ＶTHを有する。しかも、スイッチ
回路の第１のＭＯＳトランジスタのゲート電極には、こ
れら３つのＭＯＳトランジスタのしきい値電圧ＶTHと接
地電位（０Ｖ）との間の電位がバイアス電圧Ｖ1 として
供与されているので、出力端への印加電圧が変化する際
に第１及び第２の出力トランジスタがオン状態となる前
に、スイッチ回路の第１のＭＯＳトランジスタがオン状
態となる。

【００２４】請求項４の発明によれば、スイッチ回路を
構成する第１のＭＯＳトランジスタは、第１及び第２の
出力トランジスタ（ＭＯＳトランジスタ）のしきい値電
圧ＶTHに比べて小さいしきい値電圧ＶTH′を有するよう
に作られる。しかも、スイッチ回路の第１のＭＯＳトラ
ンジスタのゲート電極には、“高インピーダンス”の出
力状態の実現のために第１及び第２の出力トランジスタ
をいずれもオフ状態とさせるように該出力トランジスタ
の導電型に応じてそのゲート電極に供与される電位（電
源電位又は接地電位）と等しい電位がバイアス電圧Ｖ1
として供与される。例えば、第１及び第２の出力トラン
ジスタがＮチャネル型ＭＯＳトランジスタである場合に
は、両出力トランジスタをオフ状態とするためには、該
出力トランジスタのゲート電極に接地電位（０Ｖ）が供
与される。この場合には、スイッチ回路の第１のＭＯＳ
トランジスタのゲート電極にバイアス電圧Ｖ1 として接
地電位（０Ｖ）を供与しておけば、出力端への印加電圧
が負の方向へ変化する際に第１及び第２の出力トランジ
スタがオン状態となる前に、スイッチ回路の第１のＭＯ
Ｓトランジスタがオン状態となる。

【００２５】請求項５の発明によれば、スイッチ回路に
おいて第１のＭＯＳトランジスタにゲート幅の小さい第
２のＭＯＳトランジスタを直列接続し、“低インピーダ
ンス”の出力状態では該第２のＭＯＳトランジスタをオ
フ状態とし、かつ“高インピーダンス”の出力状態にお
いて出力端への印加電圧が変化する際に第１のＭＯＳト
ランジスタがオン状態となる前に第２のＭＯＳトランジ
スタをオン状態とする構成を採用したので、“低インピ
ーダンス”の出力動作時には第２のＭＯＳトランジスタ
よりゲート幅の大きい第１のＭＯＳトランジスタが出力
トランジスタの電流制御電極から切り離されることとな
り、第２のＭＯＳトランジスタを設けない場合に比べて
出力トランジスタの電流制御電極の配線に付く負荷容量
が軽減される。これにより、“低インピーダンス”の出
力動作時における出力トランジスタの高速スイッチング
を実現できる。しかも、“高インピーダンス”の出力状
態では、スイッチ回路の第１及び第２のＭＯＳトランジ
スタを通して、電源電位と接地電位との間の範囲を越え
る電位が出力端から出力トランジスタの電流制御電極へ
伝達されるので、該出力トランジスタのオフ状態が維持
される。

【００２６】請求項６の発明によれば、第１及び第２の
出力トランジスタのオフ状態すなわち“高インピーダン
ス”の出力状態になると同時にスイッチ回路の第２のＭ
ＯＳトランジスタがオン状態となり、出力端への外部か
らの電圧印加に対する準備が整う。

【００２７】請求項７の発明によれば、第１の出力トラ
ンジスタの電流制御電極と出力端との間に挿入されたス
イッチ回路では、第１の出力トランジスタがオフ状態に
なると同時に該スイッチ回路の第２のＭＯＳトランジス
タがオン状態となり、出力端への外部からの電圧印加に
対する準備が整う。また、第２の出力トランジスタの電
流制御電極と出力端との間に挿入されたスイッチ回路で
は、第２の出力トランジスタがオフ状態になると同時に
該スイッチ回路の第２のＭＯＳトランジスタがオン状態
となり、同様に出力端への外部からの電圧印加に対する
準備が整う。

【００２８】請求項８の発明によれば、電源電圧判別回
路からアクティブな電圧判別信号が出力されると、スイ
ッチ回路の第２のＭＯＳトランジスタがオン状態とな
る。これにより、電源電位と接地電位との間の電位差す
なわち電源電圧が所定の値より大きい場合には、出力ト
ランジスタの電流制御電極と出力端との間がスイッチ回
路の第１のＭＯＳトランジスタの寄生容量を介して接続
される。つまり、出力トランジスタの電流制御電極の負
荷容量にスイッチ回路の第１のＭＯＳトランジスタの寄
生容量が加算される結果、“低インピーダンス”の出力
状態において出力トランジスタの電流制御電極の電位ひ
いては出力端の電位が緩やかに変化することとなり、該
出力トランジスタのピーク電流が低減される。また、こ
れに伴って、電源から第１の出力トランジスタへの電源
配線と第２の出力トランジスタから接地への電源配線と
の間の電圧降下などのノイズが抑制される。

【００２９】

【実施例】以下、４つの実施例について図１〜図７を参
照しながら説明する。

【００３０】（実施例１）図１は本発明の第１の実施例
における半導体集積回路装置のブロック図である。同図
中、１は正電位の電源、２は接地、３は出力端、４，５
は電流駆動能力の大きなＮチャネルＭＯＳ型出力トラン
ジスタ（第１及び第２の出力トランジスタ）、６は
“Ｈ”レベル出力信号、７は“Ｌ”レベル出力信号、８
は出力活性信号、９は出力バッファ回路、１０は内部回
路であり、これらは図８に示す従来例と同じものであ
る。１１ａ，１１ｂは、第１及び第２の出力トランジス
タ４，５の各々のゲート電極と出力端３との間に挿入さ
れたＮチャネル型ＭＯＳトランジスタであり、スイッチ
回路１１を構成するものである。１２は、両ＭＯＳトラ
ンジスタ１１ａ，１１ｂのゲート電極へのバイアス電圧
を供与するための電圧発生回路であり、ゲート電極とド
レイン電極との間が短絡された１つのＭＯＳトランジス
タ１２ａと、２本の抵抗１２ｂ，１２ｃとで構成されて
いる。１３は、スイッチ回路１１の２つのＭＯＳトラン
ジスタ１１ａ，１１ｂへのバイアス電圧としての電圧発
生回路出力である。なお、上記３つのＭＯＳトランジス
タ１１ａ，１１ｂ，１２ａは、いずれもそのしきい値電
圧が第１及び第２の出力トランジスタ４，５のしきい値
電圧とほぼ等しく作られている。以下の説明では、これ
らのトランジスタのしきい値電圧をＶTHとする。

【００３１】図２は本実施例における半導体集積回路装
置のスイッチ回路１１の周辺の詳細回路図である。出力
バッファ回路９の出力部の２つのインバータは、各々Ｐ
チャネル型ＭＯＳトランジスタ９ａ，９ｃ及びＮチャネ
ル型ＭＯＳトランジスタ９ｂ，９ｄより構成されたＣＭ
ＯＳインバータである。なお、スイッチ回路１１を構成
するＮチャネル型ＭＯＳトランジスタ１１ａ，１１ｂの
オン抵抗は、出力バッファ回路９のインバータの一部を
構成するＮチャネル型ＭＯＳトランジスタ９ｂ，９ｄの
オン抵抗に比べて十分大きくしてある。

【００３２】以上のように構成された半導体集積回路装
置について、以下その動作を説明する。

【００３３】電圧発生回路１２中のＭＯＳトランジスタ
１２ａは、ゲート電極とドレイン電極との間が短絡され
ているため、ドレイン電極の電位がしきい値電圧ＶTHよ
り大きくなるとオン状態となる。一方、抵抗１２ｂ及び
１２ｃの抵抗値は該ＭＯＳトランジスタ１２ａの導通時
のオン抵抗より十分小さく設定してあるため、電圧発生
回路出力１３は、ＭＯＳトランジスタ１２ａのしきい値
電圧ＶTH（＝スイッチ回路１１中の２つのＭＯＳトラン
ジスタ１１ａ，１１ｂのしきい値電圧ＶTH）よりもやや
低い電圧となる。よって、出力端３の電位が接地電位
（０Ｖ）以上である場合にはスイッチ回路１１を構成す
る２つのＭＯＳトランジスタ１１ａ及び１１ｂが常にオ
フ状態となるため、“Ｈ”又は“Ｌ”の“低インピーダ
ンス”出力動作は従来例（図８）と全く同様となる。

【００３４】次に、本半導体集積回路装置の“高インピ
ーダンス”出力状態で出力端３に強制的に外部から電圧
が印加された場合について、図３を用いて説明する。

【００３５】図３は出力端３への外部強制印加電圧と、
第１の出力トランジスタ４のソース電極の電位を基準と
したゲート・ソース電極間電圧（以下、ゲート電圧とい
う。）ＶG との関係を示したものである。出力端３の電
位が接地電位（０Ｖ）以上のときは、従来例、本実施例
ともに第１の出力トランジスタ４のゲート電極の電位は
０Ｖであるため、第１の出力トランジスタ４のゲート電
圧ＶG が負の電圧となる結果、第１の出力トランジスタ
４はオフ状態を維持する。従来例では、出力端３の電位
が負になったときも第１の出力トランジスタ４のゲート
電極の電位は０Ｖのままであるので、同図中のＡ点にお
いて出力端３の電位が−ＶTHになったとき、前記ゲート
電圧ＶG がしきい値電圧ＶTHと一致し、第１の出力トラ
ンジスタ４はオン状態となる。更に出力端３の電位が下
がると、第１の出力トランジスタ４のゲート電圧ＶG は
更に大きくなり、電源１から大きな電流が該第１の出力
トランジスタ４を通して流れる。

【００３６】一方、本実施例では、電圧発生回路１２よ
りスイッチ回路１１の２つのＭＯＳトランジスタ１１
ａ，１１ｂの各々のゲート電極に供与されるバイアス電
圧をＶ1 （０＜Ｖ1 ＜ＶTH）とすれば、同図中のＢ点に
示すように出力端３の電位が（Ｖ1 −ＶTH）［負の値］
となると、第１の出力トランジスタ４がオン状態となる
前に該第１の出力トランジスタ４のゲート電極と出力端
３との間に挿入されたＭＯＳトランジスタ１１ａが導通
し、第１の出力トランジスタ４のゲート電圧ＶGはその
しきい値電圧ＶTHより小さい一定の電圧（ＶTH−Ｖ1 ）
［正の値］に保持されるため、第１の出力トランジスタ
４はオフ状態を維持する。また、第２の出力トランジス
タ５も同様に、該第２の出力トランジスタ５のゲート電
極と出力端３との間に挿入されたＭＯＳトランジスタ１
１ｂの働きでそのゲート電圧がしきい値電圧より低い電
圧に保持されるため導通することはない。

【００３７】以上のように本実施例によれば、第１及び
第２の出力トランジスタ４，５の各々のゲート電極と出
力端３との間にそれぞれ、これらとしきい値電圧のほぼ
等しいＭＯＳトランジスタ１１ａ及び１１ｂをスイッチ
回路１１として挿入し、該しきい値電圧よりもやや低い
電位をスイッチ回路１１のＭＯＳトランジスタ１１ａ及
び１１ｂのゲート電極に供与したため、出力端３に−Ｖ
TH以下の電圧が印加されても、第１及び第２の出力トラ
ンジスタ４，５はゲート電位が引き下げられてオフ状態
が維持される。

【００３８】（実施例２）図４は本発明の第２の実施例
における半導体集積回路装置のブロック図である。同図
中、１は正電位の電源、２は接地、３は出力端、４，５
は電流駆動能力の大きなＮチャネルＭＯＳ型出力トラン
ジスタ（第１及び第２の出力トランジスタ）、６は
“Ｈ”レベル出力信号、７は“Ｌ”レベル出力信号、８
は出力活性信号、９は出力バッファ回路、１０は内部回
路であり、これらは第１の実施例と同じものである。１
４は第１の出力トランジスタ４のゲート電極と出力端３
との間に挿入されたスイッチ回路であり、ゲート幅が大
きく電流駆動能力の大きなＮチャネル型の第１のＭＯＳ
トランジスタ１４ａと、ゲート幅が該第１のＭＯＳトラ
ンジスタ１４ａに比べて小さい同じくＮチャネル型の第
２のＭＯＳトランジスタ１４ｂとで構成されている。た
だし、スイッチ回路１４の第１のＭＯＳトランジスタ１
４ａは、第１及び第２の出力トランジスタ４，５のしき
い値電圧ＶTHに比べて小さいしきい値電圧ＶTH′を有す
るように作られる。また、第１のＭＯＳトランジスタ１
４ａのゲート電極は接地されており、第２のＭＯＳトラ
ンジスタ１４ｂのゲート電極には出力活性信号８の反転
論理が入力されている。

【００３９】以下、本実施例の動作を説明する。

【００４０】出力活性信号８が“Ｈ”レベルであると
き、スイッチ回路１４の第２のＭＯＳトランジスタ１４
ｂは常にオフ状態となるので、“Ｈ”レベル出力動作及
び“Ｌ”レベル出力動作は、従来例及び第１の実施例と
全く同様となる。

【００４１】一方、“高インピーダンス”の出力状態で
は出力活性信号８が“Ｌ”レベルであるので、スイッチ
回路１４の第２のＭＯＳトランジスタ１４ｂはオン状態
となる。出力端３に０Ｖ以上の電圧が外部から印加され
るときには、第１の出力トランジスタ４はオフ状態で従
来例や第１の実施例と同様であるが、出力端３に−ＶTH
以下の電圧が外部から印加されるときには、第１の出力
トランジスタ４がオン状態となる前にスイッチ回路１４
の第１のＭＯＳトランジスタ１４ａがオン状態となって
該第１の出力トランジスタ４のゲート電圧ＶG をそのし
きい値電圧ＶTH以下に保つので、第１の出力トランジス
タ４はオフ状態を維持する。

【００４２】なお、第１の出力トランジスタ４のゲート
電極と出力端３との間に第１のＭＯＳトランジスタ１４
ａのみをスイッチ回路１４として挿入しても本実施例と
同様の効果が得られるが、該第１のＭＯＳトランジスタ
１４ａはゲート幅を大きく設定しているため第１の出力
トランジスタ４のゲート配線に付く負荷容量が増加し、
出力スピードに悪影響を及ぼす。そこで本実施例では、
第１のＭＯＳトランジスタ１４ａよりもゲート幅の小さ
い第２のＭＯＳトランジスタ１４ｂを併せて挿入するこ
とによって、“低インピーダンス”出力動作時に第１の
ＭＯＳトランジスタ１４ａを第１の出力トランジスタ４
のゲート配線から切り離し、そのゲート配線に付く負荷
容量の増加を軽減している。

【００４３】以上のように本実施例によれば、第１の出
力トランジスタ４のゲート電極と出力端３との間に第１
及び第２のＭＯＳトランジスタ１４ａ，１４ｂをスイッ
チ回路１４として挿入し、第１のＭＯＳトランジスタ１
４ａのゲート電極は接地し、第２のＭＯＳトランジスタ
１４ｂのゲート電極には出力活性信号８の反転論理を供
与したため、本半導体集積回路装置の“高インピーダン
ス”の出力状態で出力端３に−ＶTH以下の電圧が印加さ
れたときには、第１の出力トランジスタ４がオン状態と
なる前にスイッチ回路１４の両ＭＯＳトランジスタ１４
ａ，１４ｂがともにオン状態となる。これにより、第１
の出力トランジスタ４のゲート電極の電位も下がるた
め、該第１の出力トランジスタ４はオフ状態を維持す
る。

【００４４】なお、本実施例ではスイッチ回路１４の第
１のＭＯＳトランジスタ１４ａのしきい値電圧を第１の
出力トランジスタ４のしきい値電圧ＶTHに比べて小さく
しかつ第１のＭＯＳトランジスタ１４ａのゲート電極を
接地電位としたが、第１の実施例の場合と同様に、第１
のＭＯＳトランジスタ１４ａのしきい値電圧を第１の出
力トランジスタ４のしきい値電圧ＶTHとほぼ等しくしか
つ該しきい値電圧ＶTHよりやや低い電位を第１のＭＯＳ
トランジスタ１４ａのゲート電極にバイアス電圧として
供与しても同様の効果が得られる。また、本実施例では
第１の出力トランジスタ４のゲート電極と出力端３との
間にのみスイッチ回路１４を挿入したが、第２の出力ト
ランジスタ５のゲート電極と出力端３との間にも同様の
スイッチ回路を挿入しても良いことは言うまでもない。

【００４５】（実施例３）図５は本発明の第３の実施例
における半導体集積回路装置のブロック図である。同図
中、１は正電位の電源、２は接地、３は出力端、４，５
は電流駆動能力の大きなＮチャネルＭＯＳ型出力トラン
ジスタ（第１及び第２の出力トランジスタ）、６は
“Ｈ”レベル出力信号、７は“Ｌ”レベル出力信号、８
は出力活性信号、１０は内部回路であり、これらは第１
の実施例と同じものである。１４は第１の出力トランジ
スタ４のゲート電極と出力端３との間に挿入されたスイ
ッチ回路であり、第２の実施例の場合と同様に、ゲート
幅が大きく電流駆動能力の大きなＮチャネル型の第１の
ＭＯＳトランジスタ１４ａと、ゲート幅が該第１のＭＯ
Ｓトランジスタ１４ａに比べて小さい同じくＮチャネル
型の第２のＭＯＳトランジスタ１４ｂとで構成されてい
る。また、１５は出力バッファ回路である。第２の実施
例ではスイッチ回路１４の第２のＭＯＳトランジスタ１
４ｂのゲート電極に出力活性信号８の反転論理が入力さ
れていたが、本実施例では第１の出力トランジスタ４の
ゲート電極への信号の反転論理が出力バッファ回路１５
よりスイッチ回路１４の第２のＭＯＳトランジスタ１４
ｂのゲート電極に供与されている。

【００４６】“Ｈ”又は“Ｌ”の“低インピーダンス”
出力動作と、“高インピーダンス”の出力状態のときに
外部より出力端３に強制的に電圧が印加された場合の動
作は、第２の実施例と全く同様となる。ただし本実施例
でスイッチ回路１４の第２のＭＯＳトランジスタ１４ｂ
がオン状態となるのは、第１の出力トランジスタ４がオ
フ状態となるように該第１の出力トランジスタ４にゲー
ト電位が供与されるときである。

【００４７】本実施例によれば、第１の出力トランジス
タ４のゲート電極と出力端３との間に第１及び第２のＭ
ＯＳトランジスタ１４ａ，１４ｂをスイッチ回路１４と
して挿入し、第１のＭＯＳトランジスタ１４ａのゲート
電極は接地し、第２のＭＯＳトランジスタ１４ｂのゲー
ト電極には第１の出力トランジスタ４のゲート電極への
信号の反転論理を供与したため、“高インピーダンス”
の出力状態で出力端３に−ＶTH以下の電圧が印加された
ときには、第１の出力トランジスタ４がオン状態となる
前にスイッチ回路１４の両ＭＯＳトランジスタ１４ａ，
１４ｂがともにオン状態となり、第１の出力トランジス
タ４のゲート電極の電位も下がるため、該第１の出力ト
ランジスタ４はオフ状態を維持する。

【００４８】（実施例４）図６は本発明の第４の実施例
における半導体集積回路装置のブロック図である。同図
中、１は正電位の電源、２は接地、３は出力端、４，５
は電流駆動能力の大きなＮチャネルＭＯＳ型出力トラン
ジスタ（第１及び第２の出力トランジスタ）、６は
“Ｈ”レベル出力信号、７は“Ｌ”レベル出力信号、８
は出力活性信号、９は出力バッファ回路、１０は内部回
路であり、これらは第１の実施例と同じものである。１
８ａ，１８ｂは、第１の出力トランジスタ４のゲート電
極と出力端３との間に挿入されたＮチャネル型ＭＯＳト
ランジスタ（第１及び第２のＭＯＳトランジスタ）であ
り、１８ｃ，１８ｄは、第２の出力トランジスタ５のゲ
ート電極と出力端３との間に挿入されたＮチャネル型Ｍ
ＯＳトランジスタ（第３及び第４のＭＯＳトランジス
タ）である。これら４つのＭＯＳトランジスタ１８ａ〜
１８ｄは、スイッチ回路１８を構成するものである。た
だし、第１及び第３のＭＯＳトランジスタ１８ａ，１８
ｃは、ゲート幅が大きく電流駆動能力の大きなトランジ
スタであり、各々のゲート電極に接地電位が供与されて
いる。第２及び第４のＭＯＳトランジスタ１８ｂ，１８
ｄは、第１及び第３のＭＯＳトランジスタ１８ａ，１８
ｃに比べてゲート幅が小さく作られたものである。

【００４９】１６は電源電圧判別回路であり、電源電位
と接地電位との間の電位差すなわち電源電圧が所定の値
より大きくなったときに電圧判別信号１７の出力が
“Ｈ”となるように構成されている。本実施例では、ス
イッチ回路１８の第２及び第４のＭＯＳトランジスタ１
８ｂ，１８ｄの各々のゲート電極には、電圧判別信号１
７の反転論理と出力活性信号８との間で作られるＮＡＮ
Ｄ論理信号が供与されている。つまり、これら第２及び
第４のＭＯＳトランジスタ１８ｂ，１８ｄは、電源電圧
が所定の値より大きいことが電源電圧判別回路１６によ
って検出された場合、又は、第１及び第２の出力トラン
ジスタ４，５をいずれもオフ状態とすべく出力活性信号
８を“Ｌ”にした場合にオンするように構成されてい
る。１９，２０は配線に起因した寄生抵抗、２１は出力
負荷、２２，２３は電源１及び接地２と第１及び第２の
出力トランジスタ４，５との間の電源配線である。

【００５０】スイッチ回路１８の働きにより“高インピ
ーダンス”の出力状態における第１及び第２の出力トラ
ンジスタ４，５のオフ状態を維持できる点は、第１〜第
３の実施例と同様である。したがって、電源電圧判別回
路１６の働きに絞って、以下説明をする。

【００５１】図７は、従来例（図８）及び本実施例（図
６）の各々の場合における“Ｌ”レベル出力動作から
“Ｈ”レベル出力動作への遷移時の出力端３の電位変化
と第１の出力トランジスタ４の電流変化とを示してい
る。

【００５２】電源１と接地２との間の電位差すなわち電
源電圧が高いとき、従来例では第１の出力トランジスタ
４のゲート電極の電位が急激に下降し、ひいては出力端
３の電位が急激に上昇するため、該第１の出力トランジ
スタ４を流れる電流も急激に増加して大きなピーク電流
を生じる。また、このピーク電流に起因して、電源１の
側の電源配線２２の寄生抵抗１９に生じる電圧降下と、
接地２の側の電源配線２３の寄生抵抗２０に生じる電圧
降下との間に差が生じる結果、これら２本の電源配線２
２，２３の間にノイズが発生する。一方、本実施例で
は、電源電圧判別回路１６の働きでスイッチ回路１８の
第２のＭＯＳトランジスタ１８ｂがオンするため、第１
の出力トランジスタ４のゲート電極と出力端３との間が
スイッチ回路１８の第１のＭＯＳトランジスタ１８ａの
寄生容量を介して接続される。つまり、第１の出力トラ
ンジスタ４のゲート電極の負荷容量に第１のＭＯＳトラ
ンジスタ１８ａの寄生容量が加算される結果、第１の出
力トランジスタ４のゲート電極の電位ひいては出力端３
の電位が緩やかに変化することとなり、第１の出力トラ
ンジスタ４のピーク電流が低減される。また、これに伴
って両電源配線２２，２３間のノイズが抑制される。な
お、電源電圧判別回路１６は、スイッチ回路１８の第４
のＭＯＳトランジスタ１８ｄをオンさせることにより第
２の出力トランジスタ５のピーク電流を低減する働きを
も有する。

【００５３】逆に電源電圧が低いとき、本実施例では
（また従来例でも）、電源電圧が高いときに比べて第１
の出力トランジスタ４のゲート電極に対する出力バッフ
ァ回路９内のインバータ２４（図６参照）の駆動能力が
減少するため、第１の出力トランジスタ４のゲート電極
の電位は急激には変化しない。しかも、本実施例では、
電源電圧判別回路１６の働きによりスイッチ回路１８の
第２のＭＯＳトランジスタ１８ｂはオフしたままとなる
ので第１の出力トランジスタ４のゲート電極の負荷容量
は従来例とほとんど変わらず、出力負荷２１を充電する
時間も変わらない。そのため、出力端３にスイッチ回路
１８の第１及び第３のＭＯＳトランジスタ１８ａ，１８
ｃを接続しているにもかかわらず、従来例と変わらない
出力スピードを得ることができる。

【００５４】以上のように本実施例によれば、第１の出
力トランジスタ４のゲート電極と出力端３との間に第１
及び第２のＭＯＳトランジスタ１８ａ，１８ｂを、第２
の出力トランジスタ５のゲート電極と出力端３との間に
第３及び第４のＭＯＳトランジスタ１８ｃ，１８ｄを各
々スイッチ回路１８として挿入したため、第１〜第３の
実施例の場合と同様の“高インピーダンス”の出力状態
における出力トランジスタ４，５のオフ維持効果が得ら
れる。また、電源電圧判別回路１６の働きによって、
“低インピーダンス”の出力状態における第１及び第２
の出力トランジスタ４，５のピーク電流の電源電圧依存
性を軽減させ、電源配線２２，２３に生じるノイズを防
ぐという別の効果も得られる。

【００５５】

【発明の効果】以上説明してきたとおり、請求項１の発
明によれば、出力トランジスタの電流制御電極と出力端
との間にスイッチ回路を挿入し、該スイッチ回路を通し
て出力端の電位に応じて出力トランジスタの電流制御電
極の電位を変更する構成を採用したので、“高インピー
ダンス”の出力状態において出力端に電源電位と接地電
位との間の範囲を越える電圧が外部から印加された場合
でも出力トランジスタのオフ状態を維持できる。したが
って、電源から大きな電流が流れ込むことを防ぐことが
できる優れた半導体集積回路装置が得られる。

【００５６】請求項２の発明によれば、前記スイッチ回
路として、出力トランジスタがオン状態となる前にオン
状態となるようにゲート電極にバイアス電圧が供与され
る第１のＭＯＳトランジスタを備えた構成を採用したの
で、バイアス電圧を通してスイッチ回路の動作を電圧制
御することができる。

【００５７】請求項３の発明によれば、第１及び第２の
出力トランジスタとしてのＭＯＳトランジスタのしきい
値電圧と前記スイッチ回路の第１のＭＯＳトランジスタ
のしきい値電圧とをほぼ等しくし、該各ＭＯＳトランジ
スタのしきい値電圧と接地電位との間の電位を第１のＭ
ＯＳトランジスタのゲート電極にバイアス電圧として供
与する構成を採用したので、出力端への印加電圧が変化
する際に第１及び第２の出力トランジスタがオン状態と
なる前にスイッチ回路の第１のＭＯＳトランジスタが確
実にオン状態となる。

【００５８】請求項４の発明によれば、第１及び第２の
出力トランジスタとしてのＭＯＳトランジスタのしきい
値電圧に比べて前記スイッチ回路の第１のＭＯＳトラン
ジスタのしきい値電圧を小さくし、第１及び第２の出力
トランジスタをいずれもオフ状態とさせるようにその各
々のゲート電極に供与される電位（電源電位又は接地電
位）と等しい電位をスイッチ回路の第１のＭＯＳトラン
ジスタのゲート電極にバイアス電圧として供与する構成
を採用したので、出力端への印加電圧が変化する際に第
１及び第２の出力トランジスタがオン状態となる前にス
イッチ回路の第１のＭＯＳトランジスタが確実にオン状
態となる。

【００５９】請求項５の発明によれば、前記スイッチ回
路は第１のＭＯＳトランジスタに直列接続されたゲート
幅の小さい第２のＭＯＳトランジスタを更に備えること
とし、該第２のＭＯＳトランジスタは“低インピーダン
ス”の出力状態ではオフ状態とされかつ“高インピーダ
ンス”の出力状態において第１のＭＯＳトランジスタが
オン状態となる前にオン状態とされる構成を採用したの
で、“高インピーダンス”の出力状態において出力トラ
ンジスタのオフ状態が維持されるだけでなく、“低イン
ピーダンス”出力動作時における出力トランジスタの高
速スイッチングを実現できる。

【００６０】請求項６の発明によれば、第１及び第２の
出力トランジスタをいずれもオフ状態とするための制御
信号に呼応して前記スイッチ回路の第２のＭＯＳトラン
ジスタを直ちにオン状態とする構成を採用したので、
“高インピーダンス”の出力状態における出力端への外
部からの電圧印加に対する準備を確実に整えることがで
きる。

【００６１】請求項７の発明によれば、第１及び第２の
出力トランジスタのうちの対応する一方の出力トランジ
スタをオフ状態とするための制御信号に呼応して前記ス
イッチ回路の第２のＭＯＳトランジスタを直ちにオン状
態とする構成を採用したので、やはり“高インピーダン
ス”の出力状態における出力端への外部からの電圧印加
に対する準備を確実に整えることができる。

【００６２】請求項８の発明によれば、電源電圧が高い
場合にはアクティブな電圧判別信号を出力するための電
源電圧判別回路を更に備え、かつ該電圧判別信号に呼応
して前記スイッチ回路の第２のＭＯＳトランジスタをオ
ン状態とする構成を採用したので、上記“高インピーダ
ンス”の出力状態における出力トランジスタのオフ維持
効果に加えて、“低インピーダンス”の出力状態におけ
る出力トランジスタのピーク電流低減効果と電源配線へ
のノイズ抑制効果とが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体集積回路
装置のブロック図である。

【図２】図１中のスイッチ回路周辺の詳細回路図であ
る。

【図３】図１の半導体集積回路装置における出力端への
外部強制印加電圧と第１の出力トランジスタのゲート・
ソース電極間電圧との関係を従来例の場合と対比して示
した電圧相関図である。

【図４】本発明の第２の実施例における半導体集積回路
装置のブロック図である。

【図５】本発明の第３の実施例における半導体集積回路
装置のブロック図である。

【図６】本発明の第４の実施例における半導体集積回路
装置のブロック図である。

【図７】図６の半導体集積回路装置における“Ｌ”レベ
ル出力動作から“Ｈ”レベル出力動作への遷移時の出力
端の電位変化と第１の出力トランジスタの電流変化とを
従来例の場合と対比して模式的に示したタイミング図で
ある。

【図８】従来の半導体集積回路装置のブロック図であ
る。

【符号の説明】

１ 電源 ２ 接地 ３ 出力端 ４，５ 第１及び第２の出力トランジスタ ６ “Ｈ”レベル出力信号 ７ “Ｌ”レベル出力信号 ８ 出力活性信号 ９，１５ 出力バッファ回路 １０ 内部回路 １１，１４，１８ スイッチ回路 １１ａ，１１ｂ，１４ａ，１４ｂ，１８ａ，１８ｂ，１
８ｃ，１８ｄＭＯＳトランジスタ １２ 電圧発生回路 １２ａ，１２ｂ 抵抗 １２ｃ ＭＯＳトランジスタ １３ 電圧発生回路出力 １６ 電源電圧判別回路 １７ 電圧判別信号 １９，２０ 寄生抵抗 ２１ 出力負荷 ２２，２３ 電源配線 ２４ インバータ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 電源と出力端との間に挿入された第１の
   出力トランジスタと、前記出力端と接地との間に挿入さ
   れた第２の出力トランジスタとを備え、かつ該第１及び
   第２の出力トランジスタの各々の電流制御電極に供与さ
   れる電位に応じて、該第１及び第２の出力トランジスタ
   のいずれか一方がオン状態となる低インピーダンスの出
   力状態と該第１及び第２の出力トランジスタのいずれも
   がオフ状態となる高インピーダンスの出力状態とが選択
   される半導体集積回路装置であって、 前記第１の出力トランジスタの電流制御電極と前記出力
   端との間及び該出力端と前記第２の出力トランジスタの
   電流制御電極との間のうちの少なくとも一方にスイッチ
   回路が挿入され、 前記高インピーダンスの出力状態において前記出力端に
   電源電位と接地電位との間の範囲を越える電圧が外部か
   ら印加された場合には、前記第１及び第２の出力トラン
   ジスタのオフ状態を維持すべく前記電流制御電極の電位
   を変更するように、前記スイッチ回路がオン状態となる
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記スイッチ回路は、バイアス電圧が供与されるゲート
   電極を有する第１のＭＯＳトランジスタを備え、 前記第１のＭＯＳトランジスタのゲート電極には、前記
   出力端への印加電圧が変化する際に前記第１及び第２の
   出力トランジスタがオン状態となる前に該第１のＭＯＳ
   トランジスタがオン状態となるように前記バイアス電圧
   が供与されることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、 前記第１及び第２の出力トランジスタは、各々前記スイ
   ッチ回路の第１のＭＯＳトランジスタとほぼ等しいしき
   い値電圧を有する他のＭＯＳトランジスタで構成され、 前記第１のＭＯＳトランジスタのゲート電極には、前記
   各ＭＯＳトランジスタのしきい値電圧と前記接地電位と
   の間の電位が前記バイアス電圧として供与されることを
   特徴とする半導体集積回路装置。
4. 【請求項４】 請求項２記載の半導体集積回路装置にお
   いて、 前記第１及び第２の出力トランジスタは、各々前記スイ
   ッチ回路の第１のＭＯＳトランジスタより大きいしきい
   値電圧を有する他のＭＯＳトランジスタで構成され、 前記第１のＭＯＳトランジスタのゲート電極には、前記
   第１及び第２の出力トランジスタをいずれもオフ状態と
   させるように該第１及び第２の出力トランジスタの電流
   制御電極としてのゲート電極に供与される電位と等しい
   電位が前記バイアス電圧として供与されることを特徴と
   する半導体集積回路装置。
5. 【請求項５】 請求項２〜４のいずれか１項に記載の半
   導体集積回路装置において、 前記スイッチ回路は、前記第１のＭＯＳトランジスタと
   前記第１又は第２の出力トランジスタの電流制御電極と
   の間に挿入された第２のＭＯＳトランジスタを更に備
   え、 前記第２のＭＯＳトランジスタは、前記第１のＭＯＳト
   ランジスタより小さいゲート幅を有し、前記低インピー
   ダンスの出力状態ではオフ状態とされ、かつ前記高イン
   ピーダンスの出力状態において前記出力端への印加電圧
   が変化する際に前記第１のＭＯＳトランジスタがオン状
   態となる前にオン状態とされることを特徴とする半導体
   集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置にお
   いて、 前記スイッチ回路の第２のＭＯＳトランジスタは、前記
   第１及び第２の出力トランジスタをいずれもオフ状態と
   するための制御信号に呼応して直ちにオン状態とされる
   ことを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項５記載の半導体集積回路装置にお
   いて、 前記スイッチ回路の第２のＭＯＳトランジスタは、前記
   第１及び第２の出力トランジスタのうち対応する一方の
   出力トランジスタをオフ状態とするための制御信号に呼
   応して直ちにオン状態とされることを特徴とする半導体
   集積回路装置。
8. 【請求項８】 請求項５〜７のいずれか１項に記載の半
   導体集積回路装置において、 前記電源電位と接地電位との間の電位差が所定の値より
   大きい場合にはアクティブな電圧判別信号を出力するた
   めの電源電圧判別回路を更に備え、 前記スイッチ回路の第２のＭＯＳトランジスタは、前記
   電源電圧判別回路からのアクティブな電圧判別信号に呼
   応してオン状態とされることを特徴とする半導体集積回
   路装置。